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参数资料
| 型号： | EP2S30F672I4N |
| 厂商： | Altera |
| 文件页数： | 437/768页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 10 |
| 系列： | Stratix® II |
| LAB/CLB数： | 1694 |
| 逻辑元件/单元数： | 33880 |
| RAM 位总计： | 1369728 |
| 输入/输出数： | 500 |
| 电源电压： | 1.15 V ~ 1.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 672-BBGA |
| 供应商设备封装： | 672-BGA（27x27） |
| 其它名称： | 544-1900 EP2S30F672I4N-ND |
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5–8
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Differential Receiver
Differential
Receiver
The receiver has dedicated circuitry to support high-speed LVDS and
HyperTransport signaling, along with enhanced data reception. Each
receiver consists of a differential buffer, dynamic phase aligner (DPA),
synchronization FIFO buffer, data realignment circuit, deserializer, and a
shared fast PLL. The differential buffer receives LVDS or HyperTransport
signal levels, which are statically set by the Quartus II software. The DPA
block aligns the incoming data to one of eight clock phases to maximize
the receiver’s skew margin. The DPA circuit can be bypassed on a
channel-by-channel basis if it is not needed. Set the DPA bypass statically
in the Quartus II MegaWizard Plug-In Manager or dynamically by using
the optional RX_DPLL_ENABLE port.
The synchronizer circuit is a 1-bit wide by 6-bit deep FIFO buffer that
compensates for any phase difference between the DPA block and the
deserializer. If necessary, the data realignment circuit inserts a single bit
of latency in the serial bit stream to align the word boundary. The
deserializer includes shift registers and parallel load registers, and sends
a maximum of 10 bits to the internal logic. The data path in the receiver is
clocked by either the diffioclk signal or the DPA recovered clock. The
deserialization factor can be statically set to 4, 5, 6, 7, 8, 9, or 10 by using
the Quartus II software. The fast PLL automatically generates the load
enable signal, which is derived from the deserialization factor setting.
Figure 5–6 shows a block diagram of the receiver.
Figure 5–6. Receiver Block Diagram
DQ
8
10
–
+
data retimed_data
DPA_clk
Eight Phase Clocks
Dedicated
Receiver
Interface
DPA Bypass Multiplexer
Up to 1 Gbps
DPA
Fast
PLL
diffioclk
load_en
rx_inclk
Synchronizer
Internal
Logic
Regional or
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Data
Realignment
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