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参数资料
| 型号： | EP2S30F672I4N |
| 厂商： | Altera |
| 文件页数： | 407/768页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 10 |
| 系列： | Stratix® II |
| LAB/CLB数： | 1694 |
| 逻辑元件/单元数： | 33880 |
| RAM 位总计： | 1369728 |
| 输入/输出数： | 500 |
| 电源电压： | 1.15 V ~ 1.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 672-BBGA |
| 供应商设备封装： | 672-BGA（27x27） |
| 其它名称： | 544-1900 EP2S30F672I4N-ND |
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Altera Corporation
4–27
January 2008
Stratix II Device Handbook, Volume 2
Selectable I/O Standards in Stratix II and Stratix II GX Devices
f
Refer to the DC & Switching Characteristics chapter in volume 1 of the
Stratix II Device Handbook or the DC & Switching Characteristics chapter in
volume 1 of the Stratix II GX Device Handbook for detailed electrical
characteristics of each I/O standard.
On-Chip
Termination
Stratix II and Stratix II GX devices feature on-chip termination to provide
I/O impedance matching and termination capabilities. Apart from
maintaining signal integrity, this feature also minimizes the need for
external resistor networks, thereby saving board space and reducing
costs.
Stratix II and Stratix II GX devices support on-chip series (RS) and
parallel (RT) termination for single-ended I/O standards and on-chip
differential termination (RD) for differential I/O standards. This section
discusses the on-chip series termination support.
f
For more information on differential on-chip termination, Refer to the
Devices chapter in volume 2 of the Stratix II Device Handbook or the
High-Speed Differential I/O Interfaces with DPA in Stratix II & Stratix II GX
Devices chapter in volume 2 of the Stratix II GX Device Handbook.
HyperTransport
technology
NA
2.5
NA
2.5
NA
Differential LVPECL
3.3/2.5/1.8/1.5
NA
3.3
NA
Notes to Table 4–4:
(1)
Any input pins with PCI-clamping diode will clamp the VCCIO to 3.3 V.
(2)
LVDS and LVPECL output operation in the top and bottom banks is only supported in PLL banks 9-12. The VCCIO
level for differential output operation in the PLL banks is 3.3 V. The VCCIO level for output operation in the left and
right I/O banks is 2.5 V.
(3)
The right I/O bank does not apply to the Stratix II GX. The right I/O Bank on Stratix II GX devices consists of
transceivers.
(4)
1.2-V HSTL is only supported in I/O banks 4,7, and 8.
Table 4–4. Stratix II and Stratix II GX I/O Standards and Voltage Levels (Part 3 of 3)
Note (1)
I/O Standard
Stratix II and Stratix II GX
VCCIO (V)
VREF (V)
VTT (V)
Input Operation
Output Operation
Input
Termination
Top and
Bottom I/O
Banks
Left and
Right I/O
Banks (3)
Top and
Bottom I/O
Banks
Left and
Right I/O
Banks(3)
相关PDF资料 |
PDF描述 |
|---|---|
| MCP9803-M/SNG | IC SENSOR THERMAL 2.7V 8SOIC |
| TAJD108K004RNJ | CAP TANT 1000UF 4V 10% 2917 |
| MCP9801-M/SNG | IC SENSOR THERMAL 2.7V 8SOIC |
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| DBM25S500N | CONN DSUB RCPT 25POS T/H RA GOLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| EP2S-3G1T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G1TT | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G2 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G2T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
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