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参数资料
| 型号： | EP2S30F672I4N |
| 厂商： | Altera |
| 文件页数： | 22/768页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 10 |
| 系列： | Stratix® II |
| LAB/CLB数： | 1694 |
| 逻辑元件/单元数： | 33880 |
| RAM 位总计： | 1369728 |
| 输入/输出数： | 500 |
| 电源电压： | 1.15 V ~ 1.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 672-BBGA |
| 供应商设备封装： | 672-BGA（27x27） |
| 其它名称： | 544-1900 EP2S30F672I4N-ND |
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2–100
Altera Corporation
Stratix II Device Handbook, Volume 1
May 2007
High-Speed Differential I/O with DPA Support
Dedicated Circuitry with DPA Support
Stratix II devices support source-synchronous interfacing with LVDS or
HyperTransport signaling at up to 1 Gbps. Stratix II devices can transmit
or receive serial channels along with a low-speed or high-speed clock.
The receiving device PLL multiplies the clock by an integer factor W = 1
through 32. For example, a HyperTransport technology application
where the data rate is 1,000 Mbps and the clock rate is 500 MHz would
require that W be set to 2. The SERDES factor J determines the parallel
data width to deserialize from receivers or to serialize for transmitters.
The SERDES factor J can be set to 4, 5, 6, 7, 8, 9, or 10 and does not have to
equal the PLL clock-multiplication W value. A design using the dynamic
phase aligner also supports all of these J factor values. For a J factor of 1,
the Stratix II device bypasses the SERDES block. For a J factor of 2, the
Stratix II device bypasses the SERDES block, and the DDR input and
output registers are used in the IOE. Figure 2–58 shows the block diagram
of the Stratix II transmitter channel.
Figure 2–58. Stratix II Transmitter Channel
Each Stratix II receiver channel features a DPA block for phase detection
and selection, a SERDES, a synchronizer, and a data realigner circuit. You
can bypass the dynamic phase aligner without affecting the basic source-
synchronous operation of the channel. In addition, you can dynamically
switch between using the DPA block or bypassing the block via a control
signal from the logic array. Figure 2–59 shows the block diagram of the
Stratix II receiver channel.
Fast
PLL
refclk
diffioclk
Dedicated
Transmitter
Interface
Local
Interconnect
10
+
–
Up to 1 Gbps
load_en
Regional or
global clock
Data from R4, R24, C4, or
direct link interconnect
10
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PDF描述 |
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参数描述 |
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