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参数资料
| 型号： | EPF10K70 |
| 厂商： | Altera Corporation |
| 英文描述： | Embedded Programmable Logic Family(FLEX10K嵌入式可编程逻辑系列) |
| 中文描述： | 嵌入式可编程逻辑系列（FLEX10K嵌入式可编程逻辑系列） |
| 文件页数： | 13/31页 |
| 文件大小： | 299K |
| 代理商： | EPF10K70 |
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Altera Corporation
881
AN 91: Understanding FLEX 10K Timing
Figure 3. t
DRR
Circuit Path for 52-Column FLEX 10K Devices
11 LABs Apart
Figure 4. t
DRR
Circuit Path for 76-Column FLEX 10K Devices
17 LABs Apart
t
INSU
Setup time with global clock at IOE register. The minimum
time a signal must be stable at a pin driving an IOE register
before a rising edge is applied to the global clock pin to
ensure that the register correctly stores the input data.
t
INH
Hold time with global clock at IOE register. The minimum
time a signal must be stable at a pin driving an IOE register
after a rising edge is applied to the global clock pin to ensure
that the register correctly stores the input data.
t
OUTCO
Clock-to-output delay with global clock at IOE register. The
delay from a rising edge on the global clock pin to data
appearing at an output pin driven by an IOE register.
t
ODH
Output data delay. The minimum time a registered output
pin will remain at its previous value after a rising edge is
applied to the clock input pin. This parameter applies for
both global and non-global clocking, and for LE, EAB, and
IOE registers.
out_1
PRN
CLRN
D
DFF
LCELL
data_1
clk
11 LABs Apart
13 LABs Apart
Same LAB
Q
LCELL
LCELL
DFF
PRN
CLRN
D
Q
out_1
PRN
CLRN
D
DFF
LCELL
data_1
clk
17 LABs Apart
18 LABs Apart
Same LAB
Q
LCELL
LCELL
DFF
PRN
CLRN
D
Q
相关PDF资料 |
PDF描述 |
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