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参数资料
| 型号： | EPF6024AFC256-2 |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | LOADABLE PLD, PBGA256 |
| 封装： | FINE LINE, BGA-256 |
| 文件页数： | 16/57页 |
| 文件大小： | 508K |
| 代理商： | EPF6024AFC256-2 |
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Altera Corporation
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FLEX 6000 Programmable Logic Device Family Data Sheet
I/O Elements
An IOE contains a bidirectional I/O buffer and a tri-state buffer. IOEs can
be used as input, output, or bidirectional pins. An IOE receives its data
signals from the adjacent local interconnect, which can be driven by a row
or column interconnect (allowing any LE in the device to drive the IOE) or
by an adjacent LE (allowing fast clock-to-output delays). A FastFLEXTM
I/O pin is a row or column output pin that receives its data signals from
the adjacent local interconnect driven by an adjacent LE. The IOE receives
its output enable signal through the same path, allowing individual
output enables for every pin and permitting emulation of open-drain
buffers. The Altera Compiler uses programmable inversion to invert the
data or output enable signals automatically where appropriate. Open-
drain emulation is provided by driving the data input low and toggling
the OE of each IOE. This emulation is possible because there is one OE per
pin.
A chip-wide output enable feature allows the designer to disable all pins
of the device by asserting one pin (DEV_OE). This feature is useful during
board debugging or testing.
Figure 12 shows the IOE block diagram.
Figure 12. IOE Block Diagram
From LAB Local Interconnect
Slew-Rate
Control
From LAB Local Interconnect
To Row or Column Interconnect
Chip-Wide Output Enable
Delay
相关PDF资料 |
PDF描述 |
|---|---|
| EPF6024AFI256-2 | LOADABLE PLD, PBGA256 |
| EPF6024AFC256-3 | LOADABLE PLD, PBGA256 |
| EPL2010-102MLB | Power inductor, shielded, 20% tol, SMT, RoHS |
| EPL2010-102MLC | Power inductor, shielded, 20% tol, SMT, RoHS |
| EPL2010-103MLB | Power inductor, shielded, 20% tol, SMT, RoHS |
相关代理商/技术参数 |
参数描述 |
|---|---|
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