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参数资料
| 型号： | FDD3672 |
| 厂商： | Fairchild Semiconductor |
| 文件页数： | 9/11页 |
| 文件大小： | 0K |
| 描述： | MOSFET N-CH 100V 44A D-PAK |
| 产品培训模块： | High Voltage Switches for Power Processing |
| 产品目录绘图： | DPAK, TO-252(AA) |
| 标准包装： | 1 |
| 系列： | UltraFET™ |
| FET 型： | MOSFET N 通道，金属氧化物 |
| FET 特点： | 标准 |
| 漏极至源极电压(Vdss)： | 100V |
| 电流 - 连续漏极(Id) @ 25° C： | 44A |
| 开态Rds（最大）@ Id, Vgs @ 25° C： | 28 毫欧 @ 44A，10V |
| Id 时的 Vgs(th)（最大）： | 4V @ 250µA |
| 闸电荷(Qg) @ Vgs： | 36nC @ 10V |
| 输入电容 (Ciss) @ Vds： | 1710pF @ 25V |
| 功率 - 最大： | 135W |
| 安装类型： | 表面贴装 |
| 封装/外壳： | TO-252-3，DPak（2 引线+接片），SC-63 |
| 供应商设备封装： | TO-252 |
| 包装： | 标准包装 |
| 产品目录页面： | 1606 (CN2011-ZH PDF) |
| 其它名称： | FDD3672DKR |
SABER Electrical Model
REV May 2002
template FDD3672 n2,n1,n3
electrical n2,n1,n3
{
var i iscl
dp..model dbodymod = (isl=1.0e-11,nl=1.05,rs=3.7e-3,trs1=2.5e-3,trs2=1.0e-6,cjo=1.2e-9,m=0.58,tt=3.75e-8,xti=4.0)
dp..model dbreakmod = (rs=15,trs1=4.0e-3,trs2=-5.0e-6)
dp..model dplcapmod = (cjo=3.8e-10,isl=10.0e-30,nl=10,m=0.60)
m..model mmedmod = (type=_n,vto=3.6,kp=3,is=1e-40, tox=1)
m..model mstrongmod = (type=_n,vto=4.3,kp=59,is=1e-30, tox=1)
sw_vcsp..model s1amod = (ron=1e-5,roff=0.1,von=-5.0,voff=-3.5)
m..model mweakmod = (type=_n,vto=3.09,kp=0.05,is=1e-30, tox=1,rs=0.1)
DPLCAP
sw_vcsp..model s1bmod = (ron=1e-5,roff=0.1,von=-3.5,voff=-5.0) 10
sw_vcsp..model s2amod = (ron=1e-5,roff=0.1,von=-0.5,voff=0.3)
sw_vcsp..model s2bmod = (ron=1e-5,roff=0.1,von=0.3,voff=-0.5)
5
RSLC1
51
LDRAIN
RLDRAIN
DRAIN
2
c.ca n12 n8 = 5.8e-10
c.cb n15 n14 = 6.8e-10
RSLC2
ISCL
c.cin n6 n8 = 1.6e-9
-
50
DBREAK
spe.eds n14 n8 n5 n8 = 1
9
MMED
17
dp.dbody n7 n5 = model=dbodymod
dp.dbreak n5 n11 = model=dbreakmod
dp.dplcap n10 n5 = model=dplcapmod
spe.ebreak n11 n7 n17 n18 = 105 GATE
1
spe.egs n13 n8 n6 n8 = 1
spe.esg n6 n10 n6 n8 = 1
spe.evthres n6 n21 n19 n8 = 1
spe.evtemp n20 n6 n18 n22 = 1
LGATE
RLGATE
ESG
+
EVTEMP
RGATE + 18 -
22
20
6
8
6
EVTHRES
+ 19 -
8
CIN
RDRAIN
16
21
MSTRO
8
11
MWEAK
EBREAK
+
18
-
RSOURCE
7
DBODY
LSOURCE
SOURCE
3
RLSOURCE
i.it n8 n17 = 1
l.lgate n1 n9 = 95.6e-9
12
S1A
13
8
S2A
14
13
15
17
RBREAK
18
l.ldrain n2 n5 = 1.0e-9
S1B
S2B
RVTEMP
l.lsource n3 n7 = 4.45e-9
CA
13
+
CB
+
14
IT
-
19
res.rlgate n1 n9 = 9.56
res.rldrain n2 n5 = 10
res.rlsource n3 n7 = 44.5
EGS
-
6
8
EDS
-
5
8
8
+
22
VBAT
m.mmed n16 n6 n8 n8 = model=mmedmod, l=1u, w=1u
m.mstrong n16 n6 n8 n8 = model=mstrongmod, l=1u, w=1u
m.mweak n16 n21 n8 n8 = model=mweakmod, l=1u, w=1u
res.rbreak n17 n18 = 1, tc1=9.0e-4,tc2=-1.0e-7
res.rdrain n50 n16 = 6.0e-3, tc1=11.0e-3,tc2=5.0e-5
res.rgate n9 n20 = 1.5
res.rslc1 n5 n51 = 1.0e-6, tc1=3.0e-3,tc2=1.0e-6
res.rslc2 n5 n50 = 1.0e3
res.rsource n8 n7 = 9.5e-3, tc1=4.0e-3,tc2=1.0e-6
res.rvthres n22 n8 = 1, tc1=-3.5e-3,tc2=-1.5e-5
res.rvtemp n18 n19 = 1, tc1=-4.3e-3,tc2=1.5e-6
sw_vcsp.s1a n6 n12 n13 n8 = model=s1amod
sw_vcsp.s1b n13 n12 n13 n8 = model=s1bmod
sw_vcsp.s2a n6 n15 n14 n13 = model=s2amod
sw_vcsp.s2b n13 n15 n14 n13 = model=s2bmod
v.vbat n22 n19 = dc=1
equations {
i (n51->n50) +=iscl
iscl: v(n51,n50) = ((v(n5,n51)/(1e-9+abs(v(n5,n51))))*((abs(v(n5,n51)*1e6/98))** 3))
}
?2010 Fairchild Semiconductor Corporation
RVTHRES
FDD3672 Rev. A 2
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