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参数资料
| 型号： | HW-V4-ML410-UNI-G-J |
| 厂商： | Xilinx Inc |
| 文件页数： | 29/101页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-4 |
| 产品变化通告： | Development System Discontinuation 27/Aug/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | FPGA |
| 适用于相关产品： | XC4VFX60-11FFG1152 |
| 所含物品： | 评估平台，小型闪存卡，DDR2 DImm，LCD 显示器 - 不包括电源 - |
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R
Detailed Description
DDR and DDR2 Memory
ML410 platforms have two types of double data rate (DDR) memory, two component
DDRs and a DDR2 SDRAM DIMM. The two memory systems are independent and enable
users to build independent systems.
DDR Component Memory
The board contains 64 MB of DDR SDRAM (U42 and U43). Each chip is 16 bits wide and
together form a 32-bit data bus. All DDR SDRAM signals are terminated through 47 Ω
resistors to a 1.25V VTT reference voltage. The board is designed for matched length traces
across all DDR control and data signals except clocks.
DDR Component Clock Signal
The DDR component clock signals are broadcast from the FPGA as a single differential pair
that drives both DDR chips. The delay on the clock trace is designed to match the delay of
the other DDR control and data signals. The DDR component clock is also fed back to the
FPGA to allow for clock deskew using Virtex-4 DCMs. The board is designed so that the
DDR clock signal reaches the FPGA clock feedback pin at the same time it arrives at the
DDR components. Figure 2-4 is a block diagram of the DDR component interface.
FPGA (U37)
FDDRSE
D0
DDR2 x 2 (U42, U43)
CLKIN
CLK0
CLKFB
BUFG
PLB_CLK
D1
C0
C1
FDDRSE
SSTL2_I
DDR_CLK
CLK90_IN
CLK90
D0
D1
DDR_CLK_N
DCM
CLKIN
BUFG
BUFG
C0
C1
SSTL2_I
CLK0
CLKFB
DDR_CLK90_in
CLK90
C
IBUFG
DCM
BUFG
Q
CE
D
DQS_i
DDR_DQ/DQS
SSTL2_II
LVCMOS
25
DDR_CLK_FB_in
UG085_05_113005
Figure 2-4:
DDR Component Block Diagram
DDR Component Signaling
The FPGA DDR interface uses SSTL2 signaling. All signals are controlled impedance and
are SSTL2 terminated.
ML410 Embedded Development Platform
UG085 (v1.7.2) December 11, 2008
29
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PDF描述 |
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参数描述 |
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