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参数资料
| 型号： | HW-V4-ML410-UNI-G-J |
| 厂商： | Xilinx Inc |
| 文件页数： | 45/101页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-4 |
| 产品变化通告： | Development System Discontinuation 27/Aug/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | FPGA |
| 适用于相关产品： | XC4VFX60-11FFG1152 |
| 所含物品： | 评估平台，小型闪存卡，DDR2 DImm，LCD 显示器 - 不包括电源 - |
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R
Detailed Description
as a generic FAT file system. The data bus for the System ACE MPU port is shared with the
Board Bring-Up through the JTAG Interface
The System ACE CF controller is located between the JTAG connector and the FPGA, and
passes the JTAG signals back and forth between the two. During configuration, the
System ACE CF controller has full control of the JTAG signals. Figure 2-11 shows the
connections between the JTAG connector, System ACE CF controller, and the FPGA. The
CPU JTAG header (J12) is used to access the JTAG interface when J27 is jumpered. See
2.5V
J27 = Open (def au lt, us e the J9 PC4 JTAG connector)
PC4 (J9)
3 . 3 V
J27
S y s tem ACE (U 38 )
2.5V 2.5V
FPGA (U 3 7)
PC4_TCK
CPU_TCK
PC4_TM S
CPU_TM S
0
1
0
1
TCK
TM S
TDI
TDO
CFG_TCK
CFG_TM S
CFG_TDI
CFG_TDO
CFG_PROG
TCK
TM S
TDI
TDO
PROG
CFG_INIT
INIT
PC4_TDI
0
CPU_TDI
S Y S ACE_TDO
(From J12) CPU_TDO
1
0
1
CFG
Mode
CFG
Addr
2.5V
JTAG_ S RC_ S EL
J14
S chem a tic
2.5V
S W 3
S heet 10
S chem a tic
S heet 33
UG0 8 5_11_120 8 05
Figure 2-11:
JTAG Connections to the FPGA and System ACE CF Controller
ML410 Embedded Development Platform
UG085 (v1.7.2) December 11, 2008
45
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