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参数资料
| 型号： | HW-V4-ML410-UNI-G-J |
| 厂商： | Xilinx Inc |
| 文件页数： | 53/101页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-4 |
| 产品变化通告： | Development System Discontinuation 27/Aug/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | FPGA |
| 适用于相关产品： | XC4VFX60-11FFG1152 |
| 所含物品： | 评估平台，小型闪存卡，DDR2 DImm，LCD 显示器 - 不包括电源 - |
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R
Table 2-19:
CPU Trace/Debug Connection to FPGA (Cont’d)
Detailed Description
ATD_8
TRC_TS6
Pin Name
FPGA Pin (U37)
AJ7
AE12
Connector Pin (P8)
37
38
CPU JTAG Header Pinout
in the CPU with debug tools such as Parallel Cable IV or third party tools. Refer to the
PowerPC 405 Processor Block Reference Guide [Ref 1] for more information on the JTAG
debug port signals.
CPU_TM S
CPU_TCK
CPU_HALT_N
CPU_TDI
J12
15
16
1
2
CPU_TDO
GND
CPU_TR S T_N
CPU_V S EN S E
UG0 8 5_15_111505
Figure 2-15:
CPU JTAG Header (J12)
CPU JTAG Connection to FPGA
The connection between the CPU JTAG header (J12) and the FPGA are shown in
routing resources. The JTAG debug resources are not hard-wired to particular pins and are
available for attachment in the FPGA fabric, making it possible to route these signals to the
preferred FPGA pins.
Table 2-20:
CPU JTAG Connection to FPGA
Pin Name
CPU_TDO
CPU_TDI
CPU_TRST_N
CPU_TCK
CPU_TMS
CPU_HALT_N
ML410 Embedded Development Platform
UG085 (v1.7.2) December 11, 2008
FPGA Pin (U37)
AM8
AK29
AH27
AJ27
AM7
AH17
Connector Pin (J12)
1
3
4
7
9
11
53
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PDF描述 |
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