参数资料
| 型号： | HW-V4SX35-VIDEO-SK-UK |
| 厂商： | Xilinx Inc |
| 文件页数： | 101/112页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-4 VIDEO STARTER KIT |
| 产品变化通告： | Development Systems Discontinuation 12/Jan/2009 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | DSP FPGA |
| 适用于相关产品： | Virtex?-4 SX |
| 所含物品： | 开发平台，子板，电源，闪存卡，CMOS 图像传感器和软件 |
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R
Chapter 7
Compiling the VIODC FPGA Design
This chapter describes how to compile the System Generator vsk_viodc_xxx.mdl
design to a bitstream ( xxx is the version number). The chapter covers the following:
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Tutorial overview
Overview of VIODC design compilation process
Incrementing the VIODC version ID
Generating the design using the multiple subsystem generator
Using ISE Project Navigator to add a VHDL wrapper
Loading the VIODC design to the XCV2P7 FPGA on the VIODC board
Verifying the operation of the VIODC
Tutorial Overview
This tutorial is intended to illustrate the process of compiling the VIODC FPGA design
using System Generator and Xilinx ISE. Source files for this tutorial are available on the
CDROM under the Examples directory:
Examples/vsk_diagnostics/viodc
Overview of VIODC Design Compilation Process
The VIODC board includes a Xilinx XCV2P7 FPGA to interface to the various video
interfaces. The VIODC FPGA design uses seven independent clock domains to interface to
the various video interface devices. Sysgen designs using multiple clocks require the use of
the Multiple Subsystem Generator (MSG) block to generate an HDL design. The HDL is
then wrapped with a top-level VHDL design and associated with a UCF user constraint
file. The wrapper is then compiled using ISE Project Navigator. After a bitfile is obtained,
it is loaded to the board using iMPACT software. Optionally, it can be compiled into a
System Ace Flash image and loaded automatically.
VIODC Design Components
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vsk_viodc_xxx.mdl – The System Generator VIODC design source file. This file
also requires two additional files xl_bufg.vhd and xl_bufg_config.m which are
required to support the BUFG UNISIM primitive.
v iodc_sgl_xxx.vhd – The VHDL wrapper design. This design wraps the System
Generator design. It is required to add various LVDS and 3-state buffers to the design.
The ‘ _sgl_ ’ qualifier denotes that this is a design for the VIODC which uses the
single-ended version of the VIOBUS to communicate with the ML402 FPGA platform.
Video Starter Kit
UG217 (v1.5) October 26, 2006
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PDF描述 |
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参数描述 |
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