参数资料
| 型号： | HW-V4SX35-VIDEO-SK-UK |
| 厂商： | Xilinx Inc |
| 文件页数： | 104/112页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-4 VIDEO STARTER KIT |
| 产品变化通告： | Development Systems Discontinuation 12/Jan/2009 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | DSP FPGA |
| 适用于相关产品： | Virtex?-4 SX |
| 所含物品： | 开发平台，子板，电源，闪存卡，CMOS 图像传感器和软件 |
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Chapter 7: Compiling the VIODC FPGA Design
Figure 7-4: Directory Structure Generated by Multiple Subsystem Generator
Using ISE Project Navigator to Add a VHDL Wrapper
Xilinx Project Navigator is used to create the final viodc_design .
R
1.
2.
3.
4.
5.
6.
Copy the included wrapper file viodc_sgl_xxx.vhd into the
. /msg/vsk_viodc_xxx directory and increment the .vhd name to match the new
revision number. For example, copy the included wrapper file viodc_sgl_11c.vhd
to msg/vsk_viodc_11d/viodc_sgl_11d.vhd.
Copy the included UCF file viodc_sgl_xxx.ucf into the ./msg/vsk_viodc_xxx
directory and increment the . ucf name to match the new revision number. For
example, copy the included constraints file viodc_sgl_11c.ucf to
msg/vsk_viodc_11d/viodc_sgl_11d.ucf.
Edit viodc_sgl_xxx.vhd wrapper to increment the entity and architecture names of
the design (e.g., from 11c to 11d ) , and also increment the component declaration and
instance names ( vsk_viodc_11c to 11d) . Basically, do a find/replace (replace 11c
with 11d ).
Open the project (for ISE 8.2, this would be the vsk_viodc_xxx.ise file) Project
Add Source vsk_viodc_xxx.vhd and vsk_viodc_xxx.ucf . The top level should
now show viodc_wrapper_xxx as the top entity name.
Select that entity (already done in ISE 8.2) and double-click on Generate Programming
Generate the bitfile from the ISE Tools menu.
104
Video Starter Kit
UG217 (v1.5) October 26, 2006
相关PDF资料 |
PDF描述 |
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参数描述 |
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