参数资料
| 型号： | HW-V4SX35-VIDEO-SK-UK |
| 厂商： | Xilinx Inc |
| 文件页数： | 68/112页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-4 VIDEO STARTER KIT |
| 产品变化通告： | Development Systems Discontinuation 12/Jan/2009 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | DSP FPGA |
| 适用于相关产品： | Virtex?-4 SX |
| 所含物品： | 开发平台，子板，电源，闪存卡，CMOS 图像传感器和软件 |
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Chapter 5: VSK Diagnostics and Support Tool Kit
The video is packed into a 33-bit word for transport inside the VIODC. It is arranged as
Table 5-2: VIODC Video Format
R
Bits
Function
32
pixel_valid
31
vsync_n
30
hsync_n
29:20
Red/Pr
19:10
Green/Y
9:0
Blue/Pb
IIC Interface
In addition to routing video data, the VIODC includes support for the IIC interface
associated with each of the video interface ICs. While most of the interfaces are grouped
into a common IIC bus called VID_SDA, VID_SCL, several other discrete IIC buses are
used. Table 5-3 shows the IIC devices that are available.
Table 5-3: Available IIC Devices
Device Name
iic_clockgen
iic_hd_out
iic_hd_in_ctl
iic_hd_in_vbi
iic_dvi_out
iic_dvi_out_ddc
VIODC IC
ICS1523
ADV7321
ADV7403
ADV7403
TP410
DVI OUT
IC Pin Name
scl,sda
scl,sda
scl,sda
scl2,sda2
dsel_sda, bsel_scl
ddc_data, ddc_scl
IIC Bus Name
VID_SDA, VID_SCL
VID_SDA, VID_SCL
VID_SDA, VID_SCL
ADV7403_SDA2
VID_SDA, VID_SCL
DVI_OUT_DDC_SDA,
Device IIC
Address
0x4c
0x54
0x40
0x20
0x70
0xXX
Connector
DVI_OUT_DDC_SDA,
iic_dvi_in_ddc
iic_dvi_in_vga
AD9887A
EDID PROM
ddc_sda,scl
sda,scl
AD9887_SDA AD9887_SCL
VGA_IN_SDA,
0xA0
0xXX
VGA_IN_SCL
iic_dvi_in
iic_camera
AD9887A
MT9V022
sda.scl
camera_conn_sda,
VID_SDA, VID_SCL SCL
CAMERA_SDA,
0x9A
0x98
camera_conn_scl
CAMERA_SCL
VIODC-ML402 Serial Port
VIODC Serial Port Interface
The VIODC Serial Port (SPort) is used to write and read the registers of the VIODC FPGA
design. Table 5-4, page 70 defines the 32 registers in the VIODC. The SPort consists of four
signals: sport_clk, sport_sync, sport_up, and sport_dn. The ML40x outputs sport_clk,
sport_sync and sport_up and inputs sport_dn.
The sport_clk is a clock that is provided by the ML40x. The clock is derived by dividing the
ML40x system clock (~100 MHz) by 8 resulting in a sport_clk of ~12.5 MHz. The VIODC
derives its system clock from the LVDS up_clk that should be driven by the ML40x FPGA.
The up_clk should be driven by the ML40x system clock (~100 MHz).
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Video Starter Kit
UG217 (v1.5) October 26, 2006
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PDF描述 |
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参数描述 |
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