参数资料
| 型号： | HW-V4SX35-VIDEO-SK-UK |
| 厂商： | Xilinx Inc |
| 文件页数： | 93/112页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-4 VIDEO STARTER KIT |
| 产品变化通告： | Development Systems Discontinuation 12/Jan/2009 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | DSP FPGA |
| 适用于相关产品： | Virtex?-4 SX |
| 所含物品： | 开发平台，子板，电源，闪存卡，CMOS 图像传感器和软件 |
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R
?
?
Building the Gain Offset Pcore in System Generator
Pack and unpack subsystem – convert the VSK video stream format to RGB plus
hsync, vsync and pix_enable.
Delay block – serves to pipeline the video stream to improve FPGA timing.
5.
6.
7.
8.
Open the subsystem labeled gain_offset and then open the subsystem labeled
go_red . The user will implement a gain and offset function in this subsystem and
copy it to the green and blue channel.
Open the Library Browser ( View->Library Browser ) and select the Xilinx blockset.
Find a multiplier and adder, and convert blocks and drag them into the go_red
subsystem. Now add a couple of from registers to the diagram. These allow the
MicroBlaze to set the offset and gain values by writing to these registers.
Figure 6-5: Connecting the Blocks
Configure the blocks as follows:
?
?
?
?
Set the output type of the convert block to 10-bits unsigned, set round to round-
even, and set overflow to saturate. Set the latency to 1 to add a pipeline register.
Set binary point to 0.
Set the name of the offset register to red_offset , and the output type to 16-bit
signed, with a binary point at bit 0. Set the initial value to 0.
Set the name of the gain register to red_gain , and the output type to 16-bit
signed, with a binary point at bit 12. Set the initial value to 1.
Set the adder latency to 1 to add a pipeline register.
9.
Open the EDK processor block in the next to the top-level subsystem. Configure the
EDK interface by clicking on the add button followed by Apply to generate the
processor interface to the from registers .
Video Starter Kit
UG217 (v1.5) October 26, 2006
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