参数资料
| 型号： | HW-V4SX35-VIDEO-SK-UK |
| 厂商： | Xilinx Inc |
| 文件页数： | 102/112页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-4 VIDEO STARTER KIT |
| 产品变化通告： | Development Systems Discontinuation 12/Jan/2009 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | DSP FPGA |
| 适用于相关产品： | Virtex?-4 SX |
| 所含物品： | 开发平台，子板，电源，闪存卡，CMOS 图像传感器和软件 |
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Chapter 7: Compiling the VIODC FPGA Design
R
?
viodc_sgl_11c.ucf – The . ucf constraint file associated with the top-level FPGA
design
Incrementing the VIODC Version ID
The VIODC design includes a register which is used as a version ID. In this design, the
version is simply incremented from 0x11c to 0x11d.
1.
2.
3.
4.
5.
Open the vsk_viodc_xxx.mdl design and save a new copy and increment the
version in the name. Example: copy vsk_viodc_11c.mdl and save as
vsk_viodc_11d.mdl.
From the top level, open the video_mux/sport ( Figure 7-1 ) .
Figure 7-1: VIODC Serial Register I/O Block
Open the constant block design_version.
Increment the version ID. For example, change hex 011c to 011d.
Save the file.
Generating the Design Using the Multiple Subsystem Generator
To generate the design, use the Multiple Subsystem Generator (MSG) block. When the
design is generated, SysGen will generate each subsystem individually, followed by
generating a top-level wrapper for the entire SysGen design.
1.
Open the top-level design vsk_viodc_xxx.mdl ( Figure 7-2 ) and open the Multiple
Subsystem Generator block ( Figure 7-3 ).
102
Video Starter Kit
UG217 (v1.5) October 26, 2006
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PDF描述 |
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参数描述 |
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