参数资料
| 型号： | HW-V4SX35-VIDEO-SK-UK |
| 厂商： | Xilinx Inc |
| 文件页数： | 71/112页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-4 VIDEO STARTER KIT |
| 产品变化通告： | Development Systems Discontinuation 12/Jan/2009 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | DSP FPGA |
| 适用于相关产品： | Virtex?-4 SX |
| 所含物品： | 开发平台，子板，电源，闪存卡，CMOS 图像传感器和软件 |
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R
Table 5-4: VIODC Registers (Continued)
VIODC Design
Register Name
HD_IN_CTRL
HD_OUT_CTRL
DVI_IN_CTRL
DVI_OUT_CTRL
CAM_CTRL
MUX_CTRL
PATTERN_CTRL
VIODC_VERSION
VIO_STAT
CLOCK_STAT
Video Starter Kit
UG217 (v1.5) October 26, 2006
Address
0x7
0x8
0x9
0xA
0xB
0xC
0xD
0xE
0xF
0x10
0x11
0x12
Bit Fields
[1]=~fifo_rst,
[0]=~reset
[7](1=invert H_sync, 0=default)
[6](1=invert V_sync, 0=defalut)
[5](0=HD mode, 1=SD mode)
[4]=~fifo_rst,
[3](0= sd hsync,vsync=1),
[2](1=sd hsync,vsync 3-state),
[1](0=dup green),
[0]=reset(1=not reset)
[5]=~fifo_rst,
[4]=coast
[3]=clk_inv
[2]=xclamp
[1]=clk_ext,
[0]=sel_b
[3]=~fifo_rst,
[2](1=vga_out)
[1](1=vga_pd_n)
[0](1=dvi_out_pd_n),
[7]=hw/sw phase alignment
(0=software, 1=hardware)
(default = 0)
[6]=~fifo_rst,
[5:4]=sync inv,
[3:0]=phase
[14:12]=pat
[10:8]=dvi
[6:4]=hd
[2:0]updn
0=updn,
1=hdin,
2=dviin,
3=cam,
4=sdi,
5=test;
[1:0]=test_pattern
Reserved
Reserved
[15:0]= viodc fpga version
0xEBDB
[15:0]=clock_ctrl
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参数描述 |
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