- 您现在的位置：买卖IC网 > PDF目录384468 > HY5PS1G821M-E3 (HYNIX SEMICONDUCTOR INC) 1Gb DDR2 SDRAM(DDP) PDF资料下载
参数资料
| 型号： | HY5PS1G821M-E3 |
| 厂商： | HYNIX SEMICONDUCTOR INC |
| 元件分类： | DRAM |
| 英文描述： | 1Gb DDR2 SDRAM(DDP) |
| 中文描述： | 128M X 8 DDR DRAM, 0.6 ns, PBGA63 |
| 封装： | FBGA-63 |
| 文件页数： | 56/79页 |
| 文件大小： | 1109K |
| 代理商： | HY5PS1G821M-E3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页当前第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页
Rev. 0.2 / Oct. 2005
56
1
HY5PS12421(L)M
HY5PS12821(L)M
3. Truth Tables
3.1 Command truth table.
Function
CKE
CS
RAS
CAS
WE
BA0
BA1
BA2
A15-A11
A10
A9 - A0
Notes
Previous
Cycle
Current
Cycle
(Extended) Mode Register Set
H
H
L
L
L
L
BA
OP Code
1,2
Refresh (REF)
H
H
L
L
L
H
X
X
X
X
1
Self Refresh Entry
H
L
L
L
L
H
X
X
X
X
1
Self Refresh Exit
L
H
H
X
X
X
X
X
X
X
1,7
L
H
H
H
Single Bank Precharge
H
H
L
L
H
L
BA
X
L
X
1,2
Precharge all Banks
H
H
L
L
H
L
X
X
H
X
1
Bank Activate
H
H
L
L
H
H
BA
Row Address
1,2
Write
H
H
L
H
L
L
BA
Column
L
Column
1,2,3,
Write with Auto Precharge
H
H
L
H
L
L
BA
Column
H
Column
1,2,3,
Read
H
H
L
H
L
H
BA
Column
L
Column
1,2,3
Read with Auto-Precharge
H
H
L
H
L
H
BA
Column
H
Column
1,2,3
No Operation
H
X
L
H
H
H
X
X
X
X
1
Device Deselect
H
X
H
X
X
X
X
X
X
X
1
Power Down Entry
H
L
H
X
X
X
X
X
X
X
1,4
L
H
H
H
Power Down Exit
L
H
H
X
X
X
X
X
X
X
1,4
L
H
H
H
1. All DDR2 SDRAM commands are defined by states of CS, RAS, CAS , WE and CKE at the rising edge of the clock.
2. Bank addesses BA0, BA1, BA2 (BA) determine which bank is to be operated upon. For (E)MRS BA selects an (Extended) Mode
Register.
3. Burst reads or writes at BL=4 cannot be terminated or interrupted. See sections "Reads interrupted by a Read" and "Writes inter-
rupted by a Write" in section 2.2.4 for details.
4. The Power Down Mode does not perform any refresh operations. The duration of Power Down is therefore limited by the refresh
requirements outlined in section 2.2.7.
5. The state of ODT does not affect the states described in this table. The ODT function is not available during Self Refresh. See
section 2.2.2.4.
6. “X” means “H or L (but a defined logic level)”.
7. Self refresh exit is asynchronous.
相关PDF资料 |
PDF描述 |
|---|---|
| HY5PS1G421LM | 1Gb DDR2 SDRAM(DDP) |
| HY5PS1G421LM-C4 | 1Gb DDR2 SDRAM(DDP) |
| HY5PS1G421LM-E3 | 1Gb DDR2 SDRAM(DDP) |
| HY5PS1G421M | 1Gb DDR2 SDRAM(DDP) |
| HY5PS1G421M-C4 | 1Gb DDR2 SDRAM(DDP) |
相关代理商/技术参数 |
参数描述 |
|---|---|
| HY5PS1G831AFP | 制造商:HYNIX 制造商全称:Hynix Semiconductor 功能描述:1Gb DDR2 SDRAM |
| HY5PS1G831AFP-C4 | 制造商:HYNIX 制造商全称:Hynix Semiconductor 功能描述:1Gb DDR2 SDRAM |
| HY5PS1G831ALFP | 制造商:HYNIX 制造商全称:Hynix Semiconductor 功能描述:1Gb DDR2 SDRAM |
| HY5PS1G831ALFP-C4 | 制造商:HYNIX 制造商全称:Hynix Semiconductor 功能描述:1Gb DDR2 SDRAM |
| HY5PS1G831CFP | 制造商:HYNIX 制造商全称:Hynix Semiconductor 功能描述:1Gb DDR2 SDRAM |
发布紧急采购，3分钟左右您将得到回复。