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参数资料
型号： HYS72T64000EP-3.7-B2
厂商： QIMONDA AG
元件分类： DRAM
英文描述： 64M X 72 DDR DRAM MODULE, DMA240
封装： GREEN, RDIMM-240
文件页数： 9/64页
文件大小： 3411K
代理商： HYS72T64000EP-3.7-B2
HYS72T[64/128/256]xx0EP–[2.5/25F/3/3S/3.7]–B2
Registered DDR2 SDRAM Modules
Internet Data Sheet
Rev. 1.02, 2008-06
17
07312007-HYD2-P177
3.3
Speed Grade Definitions
TABLE 12
Speed Grade Definition
TABLE 13
Speed Grade Definition
1) Timings are guaranteed with CK/CK differential Slew Rate of 2.0 V/ns. For DQS signals timings are guaranteed with a differential Slew
Rate of 2.0 V/ns in differential strobe mode and a Slew Rate of 1 V/ns in single ended mode.
Speed Grade
DDR2–800D
DDR2–800E
Unit
Note
QAG Sort Name
–25F
–2.5
CAS-RCD-RP latencies
5–5–5
6–6–6
t
CK
Parameter
Symbol
Min.
Max.
Min.
Max.
—
Clock Period
@ CL = 3
t
CK
585
8ns
1)2)3)4)
@ CL = 4
t
CK
3.75
8
3.75
8
ns
1)2)3)4)
@ CL = 5
t
CK
2.5
8
3
8
ns
1)2)3)4)
@ CL = 6
t
CK
2.5
8
2.5
8
ns
1)2)3)4)
Row Active Time
t
RAS
45
70k
45
70k
ns
1)2)3)4)5)6)
Row Active Time
t
RAS
40
70k
40
70k
ns
1)2)3)4)5)7)
Row Cycle Time
t
RC
57.5
—
60
—
ns
1)2)3)4)6)
Row Cycle Time
t
RC
52.5
—
55
—
ns
1)2)3)4)7)
RAS-CAS-Delay
t
RCD
12.5
—
15
—
ns
1)2)3)4)
Row Precharge Time
t
RP
12.5
—
15
—
ns
1)2)3)4)
Speed Grade
DDR2–667C
DDR2–667D
DDR2–533C
Unit
Note
QAG Sort Name
–3
–3S
–3.7
CAS-RCD-RP latencies
4–4–4
5–5–5
4–4–4
t
CK
Parameter
Symbol
Min.
Max.
Min.
Max.
Min.
Max.
—
Clock Period
@ CL = 3
t
CK
5
85858
ns
1)2)3)4)
@ CL = 4
t
CK
3
8
3.75
8
3.75
8
ns
1)2)3)4)
@ CL = 5
t
CK
3
8383.75
8
ns
1)2)3)4)
Row Active Time
t
RAS
45
70k
45
70k
45
70k
ns
1)2)3)4)5)6)
Row Active Time
t
RAS
40
70k
40
70k
40
70k
ns
1)2)3)4)5)7)
Row Cycle Time
t
RC
57
—
60
—
60
—
ns
1)2)3)4)6)
Row Cycle Time
t
RC
52
—
55
—
55
—
ns
1)2)3)4)7)
RAS-CAS-Delay
t
RCD
12
—
15
—
15
—
ns
1)2)3)4)
Row Precharge Time
t
RP
12
—
15
—
15
—
ns
1)2)3)4)
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