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参数资料
| 型号： | IBM25403GCX-3JC76C2 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | RISC PROCESSOR, PQFP16 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 17/54页 |
| 文件大小： | 541K |
| 代理商： | IBM25403GCX-3JC76C2 |
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IBM PowerPC 403GCX
24
Input Setup and Hold Waveform
Notes:
1. The 403GCX may be programmed to latch data from the data bus with respect to SysClk, or with respect to CAS.
When IOCR[DRC] = 1, the 403GCX is programmed to latch data on the rise of CAS. When IOCR[EDO] = 1, the
403GCX is programmed to latch data on either the fall of CAS or the fall of the internal duty cycle corrected
SysClk, depending on the parameters set in the bank register and the type of transfer. When neither of these spe-
cial modes are set, the 403GCX will latch data on the rise of SysClk. Note that it is invalid to concurrently set
IOCR[DRC] = 1 and IOCR[EDO] = 1.
2. TCAS2CLK ≥ 13.5 ns. When IOCR[DRC] = 1 or IOCR[EDO] = 1, the capacitive load on the CAS outputs must not
delay the CAS transition such that the period from the CAS data latching edge to the next SysClk rising edge
becomes less than 13.5 ns. The maximum value of CAS capacitive loading can be determined by using the output
time for CAS from Table 17 on page 27, and applying the appropriate derating factor for your application. See the
1.5V
+
SysClk
VALID
1.5V
+
TIS
TIH
MIN
Inputs
CAS0:3
Outputs
VALID
MIN
Data Bus
(Inputs)
D0:31
MIN
T
CAS2CLK
VALID
1.5V
+
VALID
MIN
T
CAS2CLK
T
ISEDO
MIN
T
ISCAS
MIN
T
IHCAS
MIN
T
IHCAS
MIN
T
IHEDO
T
ISCAS
1.5V
+
相关PDF资料 |
PDF描述 |
|---|---|
| IBM25405GP-3BA200C2 | RISC PROCESSOR, PBGA456 |
| IBM25EMPPC603EFG-100 | 32-BIT, 100 MHz, RISC PROCESSOR, PQFP240 |
| IBM25EMPPC603EBG-100 | 32-BIT, 100 MHz, RISC PROCESSOR, CBGA255 |
| IBM25EMPPC740LDBC4000 | 32-BIT, 400 MHz, RISC PROCESSOR, CBGA255 |
| IBM25EMPPC750LCBF3330 | 32-BIT, 333 MHz, RISC PROCESSOR, CBGA360 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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