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参数资料
| 型号： | IBM25403GCX-3JC76C2 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | RISC PROCESSOR, PQFP16 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 43/54页 |
| 文件大小： | 541K |
| 代理商： | IBM25403GCX-3JC76C2 |
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IBM PowerPC 403GCX
48
DMA Fly-By Single Transfer, Write to 3-Cycle DRAM
Bank Register Bit Settings
DMA Control Register Bit Settings
Notes:
1. DMAR must be inactive in cycle 7 (last DMAA cycle) to guarantee a single transfer.
2. Peripheral data bus width must match DRAM bus width.
3. See diagram for settings.
4. This waveform assumes that the internal address mux is used.
5. CAS0 is used for byte accesses, CAS0:1 for halfwords, and CAS0:3 for fullwords.
SLF
ERM Bus Width
Ext
Mux
RAS-to-
CAS
Refresh
Mode
Page
Mode
First
Access
Burst
Access
Prechg
Cycles
Refresh
RAS
Refresh
Rate
Bit 13 Bit 14 Bits 15:16 Bit 17
Bit 18
Bit 19
Bit 20 Bits 21:22 Bits 23:24
Bit 25
Bit 26
Bits 27:30
0 or 1
0
10
0
01
xx
0
x
xxxx
Transfer Direction Transfer Width Transfer Mode PeripheralSetup Peripheral Wait Peripheral Hold
Bit 2
Bits 4:5
Bits 9:10
Bits 11:12
Bits 13:18
Bits 19-21
1
10
01
Note 3
xx xxxx
xxx
1
SysClk
DMAR
DMAA
2
3
4
5
6
7
8
9
10
11
12
S=0
S=1
S=2
Sync
BIU Req RAS
CAS
Pre-Chg
(S = peripheral setup time)
A11:29
R/W
RAS
CAS0:3
DRAMOE
DRAMWE
D0:31
Row
Column
Data
DMADXFER
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PDF描述 |
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参数描述 |
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