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参数资料
| 型号： | IBM25403GCX-3JC76C2 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | RISC PROCESSOR, PQFP16 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 35/54页 |
| 文件大小： | 541K |
| 代理商： | IBM25403GCX-3JC76C2 |
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IBM PowerPC 403GCX
40
SRAM, ROM or I/O Burst Write with Wait, Burst Wait, and Hold
Bank Register Bit Settings
Notes:
1. WBE2:3 are address bits 30:31 if the bus width is programmed as byte or halfword.
2. See Table 20 on page 34 for WBE signal denitions based on bus width.
3. WBE signals can be read/write byte enables based on the setting of a control bit in the IOCR.
4. When in Byte Enable Mode (IOCR bit 20 = 0), the BLast signal appears on the multiplexed OE[XSize1][BLast] out-
put, as described in Table 4 on page 8.
5. Wait must be programmed to a value
≥ (CSon + WEon + WEoff) and ≥ (CSon + OEon + WEoff).
If Wait > (CSon + WEon) and > (CSon + OEon), then all signals retain the values shown in cycle 3 until the Wait
timer expires.
6. If Hold is programmed > 001, all output signals retain the values shown in cycle 12 until the Hold timer expires.
7. Data parity is only generated when IOCR[RDM] = 11.
SLF
Burst
Mode
Bus
Width
Ready
Enable
Wait
States
Burst
Wait
CSon
OEon
WEon
WEoff
Hold
Bit 13
Bit 14
Bits 15:16
Bit 17
Bits 18:21 Bits 22:23
Bit 24
Bit 25
Bit 26
Bit 27
Bits 28:30
0 or 1
1
xx
0
0100
01
0 or 1
001
2
3
4
5
6
7
8
9
10 11 12 13 14
1
A6:29,1
WBE2[A30],
WBE3[A31]
R/W
CSx5
BLast4
WBE0:32,3
SysClk
Address1
Addr2
Addr3
Address4
Data1
Data2
Data3
Data4
Wait + 1 Cycles
Hold
Burst + 1
Cycles
Burst + 1
Cycles
Burst + 1
Cycles
WEon=0,1
WEon=0
CSon=1,0
CSon=0
WEon=1
CSon=1
WEoff=1
WEoff=1 WEoff=0
CSon=1
CSon=0
BusError
Error
OEon=0,1
OEon=0
CSon=1,0
CSon=0
OEon=1
CSon=1
?
D0:31
Valid BE
BE
Valid BE
BE0:33
OE4,5
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
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