参数资料
型号: ICS527R-01T
元件分类: 时钟及定时
英文描述: 527 SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28
封装: 0.150 INCH, 0.025 INCH PITCH, MO-153, SSOP-28
文件页数: 5/9页
文件大小: 176K
代理商: ICS527R-01T
Clock Slicer User Configurable Zero Delay Buffer
MDS 527-01 E
5
Revision 032405
Integrated Circuit Systems, Inc.
525 Race Street, San Jose, CA 95126 tel (408) 297-1201 www.icst.com
ICS527-01
This will give the following waveforms:
Multiple Output Example
In this example, an input clock of 125 MHz is used. Eight copies of 50 MHz are required as are eight copies
of 25 MHz, de-skewed and aligned to the 125 MHz input clock. The following solution uses the
MK74CB218 which has dual 1 to 8 buffers with low pin-to-pin skew.
40 MHz
ICLK
50 MHz
CLK1
SYNC
CLK2
125 MHz,
ICLK
25 MHz,
QA0-7
50 MHz,
QB0-7
F6
ICLK
F5
F4
GND
F3
OECLK2
2XDRIVE
F0
F1
F2
CLK1
CLK2
GND
S1
VDD
R0
VDD
DIV2
S0
R2
R1
R5
R6
R4
R3
FBIN
PDTS
0.01 F
125 MHz
25 MHz
0.01 F
VDD
QB5
QA3
QB6
QB7
VDD
GND
QA5
QA6
QA7
OE
QB3
QB4
GND
VDD
QA1
QA2
QB1
QB2
INA
QA0
INB
QB0
QA4
GND
0.01 F
M
K
74
C
B
21
8
IC
S
527-
01
The layout design above produces the waveforms shown below.
Note: Series terminating resistors are not shown.
0.01 F
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PDF描述
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参数描述
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