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参数资料
| 型号： | ICS527R-01T |
| 元件分类： | 时钟及定时 |
| 英文描述： | 527 SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
| 封装： | 0.150 INCH, 0.025 INCH PITCH, MO-153, SSOP-28 |
| 文件页数： | 8/9页 |
| 文件大小： | 176K |
| 代理商： | ICS527R-01T |
Clock Slicer User Configurable Zero Delay Buffer
MDS 527-01 E
8
Revision 032405
Integrated Circuit Systems, Inc.
● 525 Race Street, San Jose, CA 95126 ● tel (408) 297-1201 ● www.icst.com
ICS527-01
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3 V ±10%, Ambient Temperature -40 to +85
° C
Note 1: Assumes clocks with same rise time, measured from rising edges at VDD/2.
External Components
The ICS527-01 requires two 0.01 F decoupling capacitors to be connected between VDD and GND, one
on each side of the chip. They must be connected close to the device to minimize lead inductance. No
external power supply filtering is required for this device. A 33
series terminating resistor should be used
on the CLK1 and CLK2 output pins.
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
FIN
0.6
200
MHz
Output Frequency, CLK1
FOUT
0 to +70
°C4
160
MHz
-40 to +85
°C4
140
MHz
CLK1 Frequency for Correct
SYNC Operation
66
MHz
Output Rise Time
tOR
0.8 to 2.0 V
1
ns
Output Fall Time
tOF
2.0 to 0.8 V
1
ns
Output Clock Duty Cycle
tOD
Measured at VDD/2,
CL=15 pF
45
50
55
%
Power Down Time, PDTS low to
clocks tri-stated
50
ns
Power Up Time, PDTS high to
clocks stable
10
ms
Absolute Clock Period Jitter
tja
Deviation from mean
± 90
ps
One sigma Clock Period Jitter
tjs
40
ps
Skew of Output Clocks
tIO
CLK1 to CLK2, Note 1
-250
250
ps
Input Capacitance
CIN
4pF
Input to Output Skew
tIO
ICLK to FBIN, Note 1
-250
250
ps
Device to Device Skew
tpi
Common ICLK, at FBIN
0
500
ps
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