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参数资料
| 型号： | ICS9FG1901HKLFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/18页 |
| 文件大小： | 0K |
| 描述： | IC FREQUENCY GENERATOR 72-QFN |
| 标准包装： | 1 |
| 系列： | PCI Express® (PCIe) |
| 类型： | 时钟/频率发生器 |
| PLL： | 是 |
| 主要目的： | 存储器，DIMM，PCI Express（PCIe） |
| 输入： | HCSL |
| 输出： | HCSL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:19 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 400MHz |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 72-VFQFN 裸露焊盘 |
| 供应商设备封装： | 72-VFQFPN（10x10） |
| 包装： | 标准包装 |
| 产品目录页面： | 1251 (CN2011-ZH PDF) |
| 其它名称： | 800-1264-6 |
IDTTM
Frequency Gearing Clock for CPU, PCIe Gen1 & FBD
1386A - 02/02/10
9FG1901H
Frequency Gearing Clock for CPU, PCIe Gen1 & FBD
4
Pin Description (continued)
PIN #
PIN NAME
PIN TYPE
DESCRIPTION
37
OE9#
IN
Active low input for enabling DIF pair 9.
1 = tri-state outputs, 0 = enable outputs
38
DIF_9
OUT
0.7V differential true clock output
39
DIF_9#
OUT
0.7V differential complement clock output
40
OE10#
IN
Active low input for enabling DIF pair 10.
1 = tri-state outputs, 0 = enable outputs
41
DIF_10
OUT
0.7V differential true clock output
42
DIF_10#
OUT
0.7V differential complement clock output
43
OE11#
IN
Active low input for enabling DIF pair 11.
1 = tri-state outputs, 0 = enable outputs
44
DIF_11
OUT
0.7V differential true clock output
45
DIF_11#
OUT
0.7V differential complement clock output
46
GND
PWR
Ground pin.
47
VDD
PWR
Power supply, nominal 3.3V
48
OE12#
IN
Active low input for enabling DIF pair 12.
1 = tri-state outputs, 0 = enable outputs
49
DIF_12
OUT
0.7V differential true clock output
50
DIF_12#
OUT
0.7V differential complement clock output
51
OE13#
IN
Active low input for enabling DIF pair 13.
1 = tri-state outputs, 0 = enable outputs
52
DIF_13
OUT
0.7V differential true clock output
53
DIF_13#
OUT
0.7V differential complement clock output
54
OE14#
IN
Active low input for enabling DIF pair 14.
1 = tri-state outputs, 0 = enable outputs
55
DIF_14
OUT
0.7V differential true clock output
56
DIF_14#
OUT
0.7V differential complement clock output
57
OE15#
IN
Active low input for enabling DIF pair 15.
1 = tri-state outputs, 0 = enable outputs
58
DIF_15
OUT
0.7V differential true clock output
59
DIF_15#
OUT
0.7V differential complement clock output
60
OE16#
IN
Active low input for enabling DIF pair 16.
1 = tri-state outputs, 0 = enable outputs
61
DIF_16
OUT
0.7V differential true clock output
62
DIF_16#
OUT
0.7V differential complement clock output
63
VDD
PWR
Power supply, nominal 3.3V
64
GND
PWR
Ground pin.
65
DIF_17
OUT
0.7V differential true clock output
66
DIF_17#
OUT
0.7V differential complement clock output
67
DIF_18
OUT
0.7V differential true clock output
68
DIF_18#
OUT
0.7V differential complement clock output
69
OE17_18#
IN
Active low input for enabling DIF pairs 17 and 18.
1 = tri-state outputs, 0 = enable outputs
70
CLK_IN
IN
True Input for differential reference clock.
71
CLK_IN#
IN
Complement Input for differential reference clock.
72
SMB_A2_PLLBYP#
IN
SMBus address bit 2. When Low, the part operates as a fanout buffer with the
PLL bypassed. When High, the part operates as a zero-delay buffer (ZDB) with
the PLL operating.
0 = fanout mode (PLL bypassed), 1 = ZDB mode (PLL used)
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