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参数资料
| 型号： | IDT5V49EE702NDGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 18/34页 |
| 文件大小： | 0K |
| 描述： | IC PLL CLK GEN 200MHZ 28VQFN |
| 产品培训模块： | VersaClock™ III Programmable Clocks |
| 特色产品： | VersaClock III Timing Devices |
| 标准包装： | 75 |
| 系列： | VersaClock™ III |
| 类型： | 时钟发生器，多路复用器 |
| PLL： | 带旁路 |
| 输入： | LVCMOS，LVTTL，晶体 |
| 输出： | HCSL，LVCMOS，LVDS，LVPECL，LVTTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:7 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 500MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-VFQFN 裸露焊盘 |
| 供应商设备封装： | 28-VFQFPN（4x4） |
| 包装： | 管件 |
| 其它名称： | 800-1918 IDT5V49EE702DLGI |
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IDT5V49EE702
EEPROM PROGRAMMABLE CLOCK GENERATOR
CLOCK SYNTHESIZER
IDT EEPROM PROGRAMMABLE CLOCK GENERATOR
25
IDT5V49EE702
REV M 092412
Programming Registers Table
Addr
Default
Register
Hex
Value
Bit #
Description
76
5
4
3
2
1
0
0x00
00
Reserved
HW/SW
Hardware/Software Mode control
HW/SW - 0=HW, 1=SW
0x01
00
Reserved
SEL[2:0]
SEL[2:0] - selects configuration in
SW mode
0x02
02
SP
OE6
OE5
OE4
OE3
OE2
OE1
OE0
OEx=Output Power Suspend
function for OUTx (‘1’=OUTx will
be suspended on SD/OE pin.
Disable mode is defined by
OEMx bits), ‘0’=outputs enabled
and no association with OE pin
(default).
0x03
02
Reserved
OS*[6:0]
OS*[6:0] - output suspend, active
low. Overwrites OE setting.
0x04
0F
SH
Reserved
PLLS*[3:0]
PLLS*[3:0] - PLL Suspend, active
low
SH - shutdown/OE configuration
0x05
04
Reserved
XTCLKSEL
Reserved
XTCLKSEL - crystal/clock select.
0=Crytal, 1=ICLK
0x06
00
Reserved
0x07
00
Reserved
XTAL[4:0]
XTAL[4:0] - crystal cap
0x08
00
Reserved
0x09
00
Reserved
0x0A
10
CZ0_CFG4
IP0[2:0]_CFG4
RZ0[3:0]_CFG4
PLL0 loop parameter
0x0B
10
CZ0_CFG5
IP0[2:0]_CFG5
RZ0[3:0]_CFG5
0x0C
10
CZ0_CFG0
IP0[2:0]_CFG0
RZ0[3:0]_CFG0
0x0D
10
CZ0_CFG1
IP0[2:0]_CFG1
RZ0[3:0]_CFG1
0x0E
10
CZ0_CFG2
IP0[2:0]_CFG2
RZ0[3:0]_CFG2
0x0F
10
CZ0_CFG3
IP0[2:0]_CFG3
RZ0[3:0]_CFG3
0x10
00
Reserved
D0[6:0]_CFG0
PLL0 input divider and input sel
D0[6:0] - 127 step Ref Div
D0 = 0 means power down.
0x11
00
Reserved
D0[6:0]_CFG1
0x12
00
Reserved
D0[6:0]_CFG2
0x13
00
Reserved
D0[6:0]_CFG3
0x14
00
Reserved
D0[6:0]_CFG4
0x15
00
Reserved
D0[6:0]_CFG5
0x16
01
N0[7:0]_CFG4
N - Feedback Divider
2 - 4095 (values of “0” and “1” are
not allowed) Total feedback with
A, using provided calculation
0x17
01
N0[7:0]_CFG5
0x18
01
N0[7:0]_CFG0
0x19
01
N0[7:0]_CFG1
0x1A
01
N0[7:0]_CFG2
0x1B
01
N0[7:0]_CFG3
0x1C
00
A0[3:0]_CFG0
N0[11:8]_CFG0
0x1D
00
A0[3:0]_CFG1
N0[11:8]_CFG1
0x1E
00
A0[3:0]_CFG2
N0[11:8]_CFG2
0x1F
00
A0[3:0]_CFG3
N0[11:8]_CFG3
0x20
00
A0[3:0]_CFG4
N0[11:8]_CFG4
0x21
00
A0[3:0]_CFG5
N0[11:8]_CFG5
0x22
10
CZ1_CFG4
IP1[2:0]_CFG4
RZ1[3:0]_CFG4
PLL1 Loop Parameter
0x23
10
CZ1_CFG5
IP1[2:0]_CFG5
RZ1[3:0]_CFG5
0x24
10
CZ1_CFG0
IP1[2:0]_CFG0
RZ1[3:0]_CFG0
0x25
10
CZ1_CFG1
IP1[2:0]_CFG1
RZ1[3:0]_CFG1
0x26
10
CZ1_CFG2
IP1[2:0]_CFG2
RZ1[3:0]_CFG2
0x27
10
CZ1_CFG3
IP1[2:0]_CFG3
RZ1[3:0]_CFG3
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