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参数资料
| 型号： | IDT709149S10PFI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/10页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 36KBIT 10NS 80TQFP |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 36K（4K x 9） |
| 速度： | 10ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 80-LQFP |
| 供应商设备封装： | 80-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 709149S10PFI |
IDT709149S
High-Speed 36K (4K x 9-bit) Synchronous Pipelined Dual-Port Static RAM
Functional Description
Industrial and Commercial Temperature Ranges
The IDT709149 provides a true synchronous Dual-Port Static RAM
interface. Registered inputs provide very short set-up and hold times
on address, data, and all critical control inputs. All internal registers are
clocked on the rising edge of the clock signal. An asynchronous output
enable is provided to ease asynchronous bus interfacing.
The internal write pulse width is dependent only on the low to high
transitions of the clock signal to initiate a write allowing the shortest
Truth Table I: Read/Write Control (1)
possible realized cycle times. Clock enable inputs are provided to stall
the operation of the address and data input registers without introduc-
ing clock skew for very fast interleaved memory applications.
A HIGH on the CE input for one clock cycle will power down the
internal circuitry to reduce static power consumption.
When piplelined mode is enabled, two cycles are required with
CE LOW to reactivate the outputs.
Inputs
Synchronous (3)
Asynchronous
Outputs
CLK
↑
↑
↑
↑
CE
H
L
L
X
R/ W
X
L
H
X
OE
X
X
L
H
I/O 0-8
High-Z
DATA IN
DATA OUT
High-Z
Mode
Deselected —Power Down
Selected and Write Enable
Read Selected and Data Output Enabled Read (1 Latency)
Data I/O Disabled
3494 tbl 09
Truth Table II: Clock Enable Function Table (1)
Inputs
Register Inputs
Register Outputs (4)
Operating Mode
Load "1"
Load "0"
Hold (do nothing)
CLK (3)
↑
↑
↑
X
CLKEN (2)
L
L
H
H
ADDR
H
L
X
X
DATA IN
H
L
X
X
ADDR
H
L
NC
NC
DATA OUT
H
L
NC
NC
3494 tbl 10
NOTES:
1. 'H' = HIGH voltage level steady state, 'h' = HIGH voltage level one set-up time prior to the LOW-to-HIGH clock transition, 'L' = LOW voltage level steady state 'l' = LOW voltage
level one set-up time prior to the LOW-to-HIGH clock transition, 'X' = Don't care, 'NC' = No change
2. CLKEN = V IL must be clocked in during Power-Up.
3. Control signals are initialted and terminated on the rising edge of the CLK, depending on their input level. When R/W and CE are LOW, a write cycle is initiated on the LOW-
to-HIGH transition of the CLK. Termination of a write cycle is done on the next LOW-to-HIGH transistion of the CLK.
4. The register outputs are internal signals from the register inputs being clocked in or disabled by CLKEN .
9
6.42
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PDF描述 |
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