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参数资料
| 型号： | IDT709279L9PFG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/18页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 512KBIT 9NS 100TQFP |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 512K (32K x 16) |
| 速度： | 9ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
IDT709279/69S/L
High-Speed 32/16K x 16 Synchronous Dual-Port Static RAM
Preliminary
Industrial and Commercial Temperature Ranges
Timing Waveform of Pipelined Read-to-Write-to-Read ( OE = V IL ) (3)
t CYC2
CLK
CE 0
CE 1
t CH2
t SC t HC
t CL2
t SB
t HB
UB , LB
t SW t HW
R/ W
t SW t HW
(4)
ADDRESS
An
An +1
An + 2
An + 2
An + 3
An + 4
DATA IN
t SA
t HA
t SD t HD
Dn + 2
(2)
t CD2
t CKHZ
(1)
(1)
t CKLZ
t CD2
DATA OUT
Qn
Qn + 3
READ
NOP
(5)
WRITE
READ
3243 drw 11
Timing Waveforn of Pipelined Read-to-Write-to-Read (OE Controlled) (3)
t CYC2
CLK
CE 0
t CH2
t CL2
CE 1
t SC
t SB
t HC
t HB
UB , LB
t SW t HW
R/ W
t SW t HW
ADDRESS
(4)
An
An +1
An + 2
An + 3
An + 4
An + 5
t SA
t HA
t SD
t HD
DATA IN
(2)
t CD2
Dn + 2
Dn + 3
t CKLZ (1)
t CD2
DATA OUT
Qn
Qn + 4
t OHZ (1)
OE
READ
WRITE
READ
3243 drw 12
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. Output state (High, Low, or High-impedance) is determined by the previous cycle control signals.
3. CE 0 , UB , LB , and ADS = V IL ; CE 1 , CNTEN , and CNTRST = V IH .
4. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers are for reference use
only.
5. "NOP" is "No Operation." Data in memory at the selected address may be corrupted and should be re-written to guarantee data integrity.
12
6.42
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