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参数资料
| 型号： | IDT70T3539MS133BC8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/26页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 18MBIT 133MHZ 256BGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 18M（512K x 36） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 2.4 V ~ 2.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70T3539MS133BC8 |
HIGH-SPEED 2.5V
512K x 36
SYNCHRONOUS
IDT70T3539M
True Dual-Port memory cells which allow simultaneous
DUAL-PORT STATIC RAM
WITH 3.3V OR 2.5V INTERFACE
Features:
◆ – Data input, address, byte enable and control registers
◆
◆
◆
◆
◆
◆
access of the same memory location
High-speed data access
– Commercial: 3.6ns (166MHz)/4.2ns (133MHz)(max.)
– Industrial: 4.2ns (133MHz) (max.)
Selectable Pipelined or Flow-Through output mode
Counter enable and repeat features
Dual chip enables allow for depth expansion without
additional logic
Interrupt and Collision Detection Flags
Full synchronous operation on both ports
– 6ns cycle time, 166MHz operation (12Gbps bandwidth)
– Fast 3.6ns clock to data out
◆
◆
◆
◆
◆
◆
◆
– Self-timed write allows fast cycle time
Separate byte controls for multiplexed bus and bus
matching compatibility
Dual Cycle Deselect (DCD) for Pipelined Output Mode
2.5V (±100mV) power supply for core
LVTTL compatible, selectable 3.3V (±150mV) or 2.5V
(±100mV) power supply for I/Os and control signals on
each port
Includes JTAG functionality
Industrial temperature range (-40°C to +85°C) is
available at 133MHz
Available in a 256-pin Ball Grid Array (BGA)
– 1.5ns setup to clock and 0.5ns hold on all control, data, and
address inputs @ 166MHz
Functional Block Diagram
BE 3L
BE 2L
BE 1L
BE 0L
BE 3R
BE 2R
BE 1R
BE 0R
FT /PIPE L
1/0
0a 1a
0b 1b
0c 1c
0d 1d
1d 0d
1c 0c
1b 0b
1a 0a
1/0
FT /PIPE R
a
b
c
d
d
c
b
a
R/ W L
CE 0L
R/ W R
CE 0R
CE 1L
1
0
1/0
B B B B B B B B
W W W W W W W W
1
0
1/0
CE 1R
0 1 2 3 3 2 1 0
OE L
1d 0d 1c 0c 1b 0b 1a 0a
L L L L R R R R
Dout0-8_L
Dout0-8_R
Dout9-17_L
Dout9-17_R
Dout18-26_L
Dout18-26_R
Dout27-35_L
Dout27-35_R
0a 1a 0b 1b 0c 1c 0d 1d
OE R
,
FT /PIPE L
0/1
a bc d
d cba
0/1
FT /PIPE R
512K x 36
MEMORY
ARRAY
I/O 0L - I/O 35L
CLK L
A 18L
Din_L
Din_R
I/O 0R - I/O 35R
CLK R
A 18R
,
A 0L
REPEAT L
ADS L
CNTEN L
Counter/
Address
Reg.
ADDR_L
ADDR_R
Counter/
Address
Reg.
A 0R
REPEAT R
ADS R
CNTEN R
CE 0 L
CE1 L
INTERRUPT
COLLISION
DE TE CTION
CE 0 R
CE1 R
TDI
TDO
JTAG
TCK
TMS
TRST
COL L
INT L
R/ W L
LOGIC
R / W R
COL R
INT R
ZZ L
(1)
ZZ
CONTROL
LOGIC
ZZ R
(1)
5678 drw 01
NOTE:
FEBRUARY
1. The sleep mode pin shuts off all dynamic inputs, except JTAG inputs, when asserted. All static inputs, i.e., PL/ FT x and OPTx and
the sleep mode pins themselves (ZZx) are not affected during sleep mode.
1
?2009 Integrated Device Technology, Inc.
2010
DSC 5678/7
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