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参数资料
型号： IDT70T653MS12BCI
厂商： IDT, Integrated Device Technology Inc
文件页数： 7/24页
文件大小： 0K
描述： IC SRAM 18MBIT 12NS 256BGA
标准包装： 12
格式 - 存储器： RAM
存储器类型： SRAM - 双端口，异步
存储容量： 18M（512K x 36）
速度： 12ns
接口： 并联
电源电压： 2.4 V ~ 2.6 V
工作温度： -40°C ~ 85°C
封装/外壳： 256-LBGA
供应商设备封装： 256-CABGA（17x17）
包装： 托盘
其它名称： 70T653MS12BCI
800-2604
IDT70T653MS12BCI-ND
IDT70T653M
High-Speed 2.5V 512K x 36 Asynchronous Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
DC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range (V DD = 2.5V ± 100mV)
70T653M
JTAG & ZZ Input Leakage Current
Output Leakage Current
Symbol
|I LI |
|I LI |
|I LO |
V OL (3.3V)
Parameter
Input Leakage Current (1)
(1,3)
Output Low Voltage (1)
(1,2)
Test Conditions
V DDQ = Max., V IN = 0V to V DDQ
V DD = Max. , V IN = 0V to V DD
CE 0 = V IH or CE 1 = V IL , V OUT = 0V to V DDQ
I OL = +4mA, V DDQ = Min.
Min.
___
___
___
___
Max.
10
+60
10
0.4
Unit
μA
μA
μA
V
V OH (3.3V)
Output High Voltage
(1)
I OH = -4mA, V DDQ = Min.
2.4
___
V
V OL (2.5V)
V OH (2.5V)
Output Low Voltage (1)
Output High Voltage (1)
I OL = +2mA, V DDQ = Min.
I OH = -2mA, V DDQ = Min.
___
2.0
0.4
___
V
V
NOTES:
1. V DDQ is selectable (3.3V/2.5V) via OPT pins. Refer to page 6 for details.
2. Applicable only for TMS, TDI and TRST inputs.
3. Outputs tested in tri-state mode.
DC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range (3) (V DD = 2.5V ± 100mV)
5679 tbl 09
70T653MS10
Com'l Only
70T653MS12
Com'l
& Ind
70T653MS15
Com'l Only
Symbol
Parameter
Test Condition
Version
Typ. (4)
Max.
Typ. (4)
Max.
Typ. (4)
Max.
Unit
I DD
Dynamic Operating
CE L and CE R = V IL ,
COM'L
S
600
810
600
710
450
600
mA
Current (Both
Outputs Disabled
Ports Active)
f = f MAX (1)
IND
S
____
____
600
790
____
____
I SB1
(6)
Standby Current
CE L = CE R = V IH
COM'L
S
180
240
150
210
120
170
mA
(Both Ports - TTL
f = f MAX (1)
Level Inputs)
IND
S
____
____
150
260
____
____
I SB2 (6)
Standby Current
CE "A" = V IL and CE "B" = V IH (5)
COM'L
S
400
530
360
460
300
400
mA
(One Port - TTL
Active Port Outputs Disabled,
Level Inputs)
f = f MAX (1)
IND
S
____
____
360
510
____
____
I SB3
I SB4 (6)
Full Standby Current
(Both Ports - CMOS
Level Inputs)
Full Standby Current
(One Port - CMOS
Both Ports CE L and
CE R > V DDQ - 0.2V,
V IN > V DDQ - 0.2V or V IN < 0.2V,
f = 0 (2)
CE "A" < 0.2V and
CE "B" > V DDQ - 0.2V (5)
COM'L
IND
COM'L
S
S
S
4
____
400
20
____
530
4
4
20
40
460
4
____
300
20
____
400
mA
mA
Level Inputs)
V IN > V DDQ - 0.2V or V IN < 0.2V,
Active Port, Outputs Disabled,
f = f MAX (1)
IND
S
____
____
360
510
____
____
I ZZ
Sleep Mode Current
ZZ L = ZZ R = V IH
COM'L
S
4
20
4
20
4
20
mA
(Both Ports - TTL
f = f MAX (1)
Level Inputs)
IND
S
____
____
4
40
____
____
NOTES:
5679 tbl 10
1. At f = f MAX , address and control lines (except Output Enable) are cycling at the maximum frequency read cycle of 1/t RC , using "AC TEST CONDITIONS" at input
levels of GND to 3.3V.
2. f = 0 means no address or control lines change. Applies only to input at CMOS level standby.
3. Port "A" may be either left or right port. Port "B" is the opposite from port "A".
4. V DD = 3.3V, T A = 25°C for Typ, and are not production tested. I DD DC (f=0) = 200mA (Typ).
5. CE X = V IL means CE 0X = V IL and CE 1X = V IH
CE X = V IH means CE 0X = V IH or CE 1X = V IL
CE X < 0.2V means CE 0X < 0.2V and CE 1X > V DDQX - 0.2V
CE X > V DDQX - 0.2V means CE 0X > V DDQX - 0.2V or CE 1X < 0.2V.
"X" represents "L" for left port or "R" for right port.
6. I SB1 , I SB2 and I SB4 will all reach full standby levels (I SB3 ) on the appropriate port(s) if ZZ L and /or ZZ R = V IH .
7
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