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参数资料
| 型号： | IDT70V07L35G |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/19页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 256KBIT 35NS 68PGA |
| 标准包装： | 3 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 256K (32K x 8) |
| 速度： | 35ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 68-BPGA |
| 供应商设备封装： | 68-PGA（29.46x29.46） |
| 包装： | 托盘 |
| 其它名称： | 70V07L35G |
IDT70V07S/L
High-Speed 32K x 8 Dual-Port Static RAM
Waveform of Read Cycles (5)
ADDR
t AA (4)
t RC
Industrial and Commercial Temperature Ranges
CE
OE
R/ W
t ACE
t AOE
(4)
(4)
DATA OUT
BUSY OUT
t LZ
(1)
(4)
VALID DATA
t OH
(2)
t HZ
NOTES:
t BDD
(3,4)
2943 drw 08
1. Timing depends on which signal is asserted last, OE or CE .
2. Timing depends on which signal is de-asserted first, CE or OE .
3. t BDD delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations BUSY has no
relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t AOE , t ACE , t AA or t BDD .
5. SEM = V IH .
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage (5)
70V07X25
Com'l
& Ind
70V07X35
Com'l
& Ind
70V07X55
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
WRITE CYCLE
t WC
Write Cycle Time
25
____
35
____
55
____
ns
t EW
Chip Enable to End-of-Write
(3)
20
____
30
____
45
____
ns
t AW
Address Valid to End-of-Write
20
____
30
____
45
____
ns
t AS
Address Set-up Time
(3)
0
____
0
____
0
____
ns
t WP
t WR
t DW
Write Pulse Width
Write Recovery Time
Data Valid to End-of-Write
20
0
15
____
____
____
25
0
20
____
____
____
40
0
30
____
____
____
ns
ns
ns
t HZ
Output High-Z Time
(1,2)
____
15
____
20
____
25
ns
t DH
Data Hold Time
(4)
0
____
0
____
0
____
ns
Write Enable to Output in High-Z
t WZ
(1,2)
____
15
____
20
____
25
ns
t OW
t SWRD
t SPS
Output Active from End-of-Write
SEM Flag Write to Read Time
SEM Flag Contention Window
(1,2,4)
0
5
5
____
____
____
0
5
5
____
____
____
0
5
5
____
____
____
ns
ns
ns
NOTES:
2943 tbl 12
1. Transition is measured 0mV from Low or High impedance voltage with Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM, CE = V IL and SEM = V IH . To access semaphore, CE = V IH and SEM = V IL . Either condition must be valid for the entire t EW time.
4. The specification for t DH must be met by the device supplying write data to the SRAM under all operating conditions. Although t DH and t OW values will vary over voltage and
temperature, the actual t DH will always be smaller than the actual t OW .
5. 'X' in part number indicates power rating (S or L).
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