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参数资料
| 型号： | IDT82V3255TF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP64 |
| 封装： | TQFP-64 |
| 文件页数： | 15/127页 |
| 文件大小： | 868K |
| 代理商： | IDT82V3255TF |
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IDT82V3255
WAN PLL
Pin Description
15
June 19, 2006
TCK
49
I
pull-down
CMOS
TCK: JTAG Test Clock
The clock for the JTAG test is input on this pin. TDI and TMS are sampled on the rising edge
of TCK and TDO is updated on the falling edge of TCK.
If TCK is idle at a low level, all stored-state devices contained in the test logic will indefinitely
retain their state.
TDI: JTAG Test Data Input
The test data is input on this pin. It is clocked into the device on the rising edge of TCK.
TDO: JTAG Test Data Output
The test data is output on this pin. It is clocked out of the device on the falling edge of TCK.
TDO pin outputs a high impedance signal except during the process of data scanning.
This pin can indicate the interrupt of T0 selected input clock fail, as determined by the
LOS_FLAG_ON_TDO bit (b6, 0BH). Refer to
Chapter 3.8.1 Input Clock Validity
for details.
TDI
51
I
pull-up
CMOS
TDO
50
O
CMOS
Power & Ground
VDDD1
VDDD2
VDDD3
VDDD4
VDDD5
VDDD6
VDDA1
8
12
9
32
36, 38, 39, 45, 46
54
4
Power
-
VDDDn: 3.3 V Digital Power Supply
Each VDDDn should be paralleled with ground through a 0.1 μF capacitor.
VDDA2
VDDA3
VDD_DIFF
DGND1
14
57
22
7
Power
-
VDDAn: 3.3 V Analog Power Supply
Each VDDAn should be paralleled with ground through a 0.1 μF capacitor.
Power
-
VDD_DIFF: 3.3 V Power Supply for OUT1
DGNDn: Digital Ground
DGND2
DGND3
DGND4
DGND5
DGND6
AGND1
11
10
31
40
53
3
Ground
-
AGND2
AGND3
GND_DIFF
AGND
15
58
21
1
Ground
-
AGNDn: Analog Ground
Ground
Ground
-
-
GND_DIFF: Ground for OUT1
AGND: Analog Ground
Table 1: Pin Description (Continued)
Name
Pin No.
I/O
Type
Description
1
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