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参数资料
| 型号： | IDT82V3255TF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP64 |
| 封装： | TQFP-64 |
| 文件页数： | 17/127页 |
| 文件大小： | 868K |
| 代理商： | IDT82V3255TF |
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IDT82V3255
WAN PLL
Functional Description
17
June 19, 2006
3
FUNCTIONAL DESCRIPTION
3.1
RESET
The reset operation resets all registers and state machines to their
default value or status.
After power on, the device must be reset for normal operation.
For a complete reset, the
RST
pin must be asserted low for at least
50 μs. After the
RST
pin is pulled high, the device will still be in reset
state for 500 ms (typical). If the
RST
pin is held low continuously, the
device remains in reset state.
3.2
MASTER CLOCK
A nominal 12.8000 MHz clock, provided by a crystal oscillator, is
input on the OSCI pin. This clock is provided for the device as a master
clock. The master clock is used as a reference clock for all the internal
circuits. A better active edge of the master clock is selected by the
OSC_EDGE bit to improve jitter and wander performance.
In fact, an offset from the nominal frequency may input on the OSCI
pin.
This
offset
can
be
NOMINAL_FREQ_VALUE[23:0] bits. The calibration range is within
±741 ppm.
compensated
by
setting
the
The performance of the master clock should meet GR-1244-CORE,
GR-253-CORE, ITU-T G.812 and G.813 criteria.
Table 2: Related Bit / Register in Chapter 3.2
Bit
Register
Address (Hex)
NOMINAL_FREQ_VALUE[23:0]
OSC_EDGE
NOMINAL_FREQ[23:16]_CNFG, NOMINAL_FREQ[15:8]_CNFG, NOMINAL_FREQ[7:0]_CNFG
DIFFERENTIAL_IN_OUT_OSCI_CNFG
06, 05, 04
0A
相关PDF资料 |
PDF描述 |
|---|---|
| IDT82V3255TFG | WAN PLL |
| IDT82V3280 | WAN PLL |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| IDT82V3255TFG | 功能描述:IC PLL WAN SMC STRATUM 3 64-TQFP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 专用 系列:- 标准包装:1,500 系列:- 类型:时钟缓冲器/驱动器 PLL:是 主要目的:- 输入:- 输出:- 电路数:- 比率 - 输入:输出:- 差分 - 输入:输出:- 频率 - 最大:- 电源电压:3.3V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:28-SSOP（0.209"，5.30mm 宽） 供应商设备封装:28-SSOP 包装:带卷 (TR) 其它名称:93786AFT |
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