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参数资料
型号： IDT82V3255TF
厂商： INTEGRATED DEVICE TECHNOLOGY INC
元件分类： 通信及网络
英文描述： WAN PLL
中文描述： SPECIALTY TELECOM CIRCUIT, PQFP64
封装： TQFP-64
文件页数： 47/127页
文件大小： 868K
代理商： IDT82V3255TF
IDT82V3255
WAN PLL
Programming Information
47
June 19, 2006
0B
MON_SW_PBO_CNFG - Frequency
Monitor, Input Clock Selection & PBO
Control
PROTECTION_CNFG - Register Pro-
tection Mode Configuration
FREQ_MO
N_CLK
LOS_FLA
G_TO_TD
O
ULTR_FAS
T_SW
EXT_SW
PBO_FRE
Z
PBO_EN
-
FREQ_MO
N_HARD_
EN
P 56
7E
PROTECTION_DATA[7:0]
P 57
Interrupt Registers
0C
INTERRUPT_CNFG - Interrupt Config-
uration
INTERRUPTS1_STS - Interrupt Status
1
-
-
-
-
-
-
HZ_EN
INT_POL
P 58
0D
-
-
IN2_DIFF
IN1_DIFF IN2_CMOS IN1_CMOS
-
-
P 58
0E
INTERRUPTS2_STS - Interrupt Status
2
T0_OPER
ATING_MO
DE
EX_SYNC
_ALARM
T0_MAIN_
REF_FAIL
ED
-
-
-
-
-
IN3_CMOS
P 59
0F
INTERRUPTS3_STS - Interrupt Status
3
INTERRUPTS1_ENABLE_CNFG
Interrupt Control 1
T4_STS
-
INPUT_TO
_T4
-
-
-
-
P 60
10
-
-
-
IN2_DIFF
IN1_DIFF IN2_CMOS IN1_CMOS
-
-
P 60
11
INTERRUPTS2_ENABLE_CNFG
Interrupt Control 2
-
T0_OPER
ATING_MO
DE
EX_SYNC
_ALARM
Input Clock Frequency & Priority Configuration Registers
DIRECT_D
IV
DIRECT_D
IV
T0_MAIN_
REF_FAIL
ED
-
-
-
-
-
IN3_CMOS
P 61
12
INTERRUPTS3_ENABLE_CNFG
Interrupt Control 3
-
T4_STS
-
INPUT_TO
_T4
-
-
-
-
P 61
16
IN1_CMOS_CNFG - CMOS Input
Clock 1 Configuration
IN2_CMOS_CNFG - CMOS Input
Clock 2 Configuration
IN1_IN2_DIFF_HF_DIV_CNFG - Dif-
ferential Input Clock 1 & 2 High Fre-
quency Divider Configuration
IN1_DIFF_CNFG - Differential Input
Clock 1 Configuration
IN2_DIFF_CNFG - Differential Input
Clock 2 Configuration
IN3_CMOS_CNFG - CMOS Input
Clock 3 Configuration
PRE_DIV_CH_CNFG - DivN Divider
Channel Selection
PRE_DIVN[7:0]_CNFG - DivN Divider
Division Factor Configuration 1
PRE_DIVN[14:8]_CNFG
Divider Division Factor Configuration 2
IN1_IN2_CMOS_SEL_PRIORITY_CN
FG - CMOS Input Clock 1 & 2 Priority
Configuration *
IN1_IN2_DIFF_SEL_PRIORITY_CNF
G - Differential Input Clock 1 & 2 Prior-
ity Configuration *
LOCK_8K
BUCKET_SEL[1:0]
IN_FREQ[3:0]
P 62
17
LOCK_8K
BUCKET_SEL[1:0]
IN_FREQ[3:0]
P 63
18
IN2_DIFF_DIV[1:0]
-
-
-
-
IN1_DIFF_DIV[1:0]
P 64
19
DIRECT_D
IV
DIRECT_D
IV
DIRECT_D
IV
LOCK_8K
BUCKET_SEL[1:0]
IN_FREQ[3:0]
P 65
1A
LOCK_8K
BUCKET_SEL[1:0]
IN_FREQ[3:0]
P 66
1D
LOCK_8K
BUCKET_SEL[1:0]
IN_FREQ[3:0]
P 67
23
-
-
-
-
PRE_DIV_CH_VALUE[3:0]
P 68
24
PRE_DIVN_VALUE[7:0]
P 68
25
-
DivN
-
PRE_DIVN_VALUE[14:8]
P 69
27
IN2_CMOS_SEL_PRIORITY[3:0]
IN1_CMOS_SEL_PRIORITY[3:0]
P 70
28
IN2_DIFF_SEL_PRIORITY[3:0]
IN1_DIFF_SEL_PRIORITY[3:0]
P 71
Table 34: Register List and Map (Continued)
Address
(Hex)
Register Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
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PDF描述
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