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参数资料
| 型号： | IDT82V3355TFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 46/135页 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SYNC ETH 64-TQFP |
| 标准包装： | 1,250 |
| 类型： | 时钟/频率发生器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，PECL |
| 输出： | CMOS，LVDS，PECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 3:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 622.08MHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 带卷 (TR) |
| 其它名称： | 82V3355TFG8 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页当前第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页
IDT82V3355
SYNCHRONOUS ETHERNET WAN PLL
Functional Description
18
May 19, 2009
3.3
INPUT CLOCKS & FRAME SYNC SIGNALS
Altogether 5 clocks and 3 frame sync signals are input to the device.
3.3.1
INPUT CLOCKS
The device provides 5 input clock ports.
According to the input port technology, the input ports support the fol-
lowing technologies:
PECL/LVDS
CMOS
According to the input clock source, the following clock sources are
supported:
T1: Recovered clock from STM-N or OC-n
T2: PDH network synchronization timing
T3: External synchronization reference timing
IN1_CMOS ~ IN3_CMOS support CMOS input signal only and the
clock sources can be from T1, T2 or T3.
IN1_DIFF and IN2_DIFF support PECL/LVDS input signal and auto-
matically detect whether the signal is PECL or LVDS. The clock sources
can be from T1, T2 or T3.
For SDH and SONET networks, the default frequency is different.
SONET / SDH frequency selection is controlled by the IN_SONET_SDH
bit. During reset, the default value of the IN_SONET_SDH bit is deter-
mined by the SONET/SDH pin: high for SONET and low for SDH. After
reset, the input signal on the SONET/SDH pin takes no effect.
IDT82V3355 supports single-ended input for differential input. Refer
3.3.2
FRAME SYNC INPUT SIGNALS
Three 2 kHz, 4 kHz or 8 kHz frame sync signals are input on the
EX_SYNC1 to EX_SYNC3 pins respectively. They are CMOS inputs.
The input frequency should match the setting in the SYNC_FREQ[1:0]
bits.
Only one of the three frame sync input signals is used for frame sync
output signal synchronization. Refer to Chapter 3.13.2 Frame SYNC
Output Signals for details.
Table 3: Related Bit / Register in Chapter 3.3
Bit
Register
Address (Hex)
IN_SONET_SDH
INPUT_MODE_CNFG
09
SYNC_FREQ[1:0]
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| IDT82V3358 | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET WAN PLL |
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| IDT82V3358EDG8 | 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SYNC ETHERNET 64TQFP |
| IDT82V3380 | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET WAN PLL |
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