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参数资料
| 型号： | IDT82V3355TFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 52/135页 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SYNC ETH 64-TQFP |
| 标准包装： | 1,250 |
| 类型： | 时钟/频率发生器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，PECL |
| 输出： | CMOS，LVDS，PECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 3:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 622.08MHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 带卷 (TR) |
| 其它名称： | 82V3355TFG8 |
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IDT82V3355
SYNCHRONOUS ETHERNET WAN PLL
Functional Description
23
May 19, 2009
3.6.2
FORCED SELECTION
In Forced selection, the selected input clock is set by the
T0_INPUT_SEL[3:0] / T4_INPUT_SEL[3:0] bits. The results of input
clocks quality monitoring (refer to Chapter 3.5 Input Clock Quality Moni-
toring) do not affect the input clock selection.
3.6.3
AUTOMATIC SELECTION
In Automatic selection, the input clock selection is determined by its
validity and priority. The validity depends on the results of input clock
quality monitoring (refer to Chapter 3.5 Input Clock Quality Monitoring).
In all the qualified input clocks, the one with the highest priority is
selected. The priority is configured by the corresponding
INn_CMOS_SEL_PRIORITY[3:0] bits (n = 1, 2 or 3) / the
INn_DIFF_SEL_PRIORITY[3:0] bits (n = 1 or 2). If more than one quali-
fied input clock is available and has the same priority, the input clock
with the smallest ‘n’ is selected. See Table 9 for the ‘n’ assigned to the
input clock.
Table 9: ‘n’ Assigned to the Input Clock
Input Clock
‘n’ Assigned to the Input Clock
IN1_CMOS
1
IN1_DIFF
2
IN2_CMOS
3
IN2_DIFF
4
IN3_CMOS
5
Table 10: Related Bit / Register in Chapter 3.6
Bit
Register
Address (Hex)
EXT_SW
MON_SW_PBO_CNFG
0B
T0_INPUT_SEL[3:0]
T0_INPUT_SEL_CNFG
50
T4_LOCK_T0
T4_INPUT_SEL_CNFG
51
T0_FOR_T4
T4_INPUT_SEL[3:0]
INn_CMOS_SEL_PRIORITY[3:0] (n = 1, 2 or 3)
IN1_IN2_CMOS_SEL_PRIORITY_CNFG,
IN3_CMOS_SEL_PRIORITY_CNFG
27 *, 2A *
INn_DIFF_SEL_PRIORITY[3:0] (n = 1 or 2)
IN1_IN2_DIFF_SEL_PRIORITY_CNFG
28 *
T4_T0_SEL
T4_T0_REG_SEL_CNFG
07
Note: * The setting in the 27, 28 and 2A registers is either for T0 path or for T4 path, as determined by the T4_T0_SEL bit.
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PDF描述 |
|---|---|
| MS3450L18-9SZ | CONN RCPT 7POS WALL MNT W/SCKT |
| D38999/20WJ19SB | CONN RCPT 19POS WALL MNT W/SCKT |
| IDT82V3255TFG8 | IC PLL WAN SMC STRATUM 3 64-TQFP |
| CS3102A-14S-54S | CONN RCPT 6POS BOX MNT W/SCKT |
| MS3450L18-9SY | CONN RCPT 7POS WALL MNT W/SCKT |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IDT82V3355TFGBLANK | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET WAN PLL |
| IDT82V3358 | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET WAN PLL |
| IDT82V3358EDG | 功能描述:IC PLL WAN SYNC ETHERNET 64TQFP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 专用 系列:- 标准包装:1,500 系列:- 类型:时钟缓冲器/驱动器 PLL:是 主要目的:- 输入:- 输出:- 电路数:- 比率 - 输入:输出:- 差分 - 输入:输出:- 频率 - 最大:- 电源电压:3.3V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:28-SSOP（0.209"，5.30mm 宽） 供应商设备封装:28-SSOP 包装:带卷 (TR) 其它名称:93786AFT |
| IDT82V3358EDG8 | 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SYNC ETHERNET 64TQFP |
| IDT82V3380 | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET WAN PLL |
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