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参数资料
| 型号： | IDT82V3355TFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 83/135页 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SYNC ETH 64-TQFP |
| 标准包装： | 1,250 |
| 类型： | 时钟/频率发生器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，PECL |
| 输出： | CMOS，LVDS，PECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 3:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 622.08MHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 带卷 (TR) |
| 其它名称： | 82V3355TFG8 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页当前第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页
IDT82V3355
SYNCHRONOUS ETHERNET WAN PLL
Programming Information
51
May 19, 2009
59
AUTO_BW
_SEL
-
T0_LIMT
-
5A
COARSE_
PH_LOS_L
IMT_EN
WIDE_EN
MULTI_PH
_APP
MULTI_PH
_8K_4K_2
K_EN
PH_LOS_COARSE_LIMT[3:0]
5B
FINE_PH_
LOS_LIMT
_EN
FAST_LOS
_SW
-
PH_LOS_FINE_LIMT[2:0]
5C
MAN_HOL
DOVER
AUTO_AV
G
FAST_AVG
READ_AV
G
TEMP_HOLDOVER_M
ODE[1:0]
--
5D
T0_HOLDOVER_FREQ[7:0]
5E
T0_HOLDOVER_FREQ[15:8]
5F
T0_HOLDOVER_FREQ[23:16]
60
T4_APLL_PATH[3:0]
T4_GSM_GPS_16E1_1
6T1_SEL[1:0]
T4_12E1_24T1_E3_T3
_SEL[1:0]
61
T4_DPLL_LOCKED_DAMPING[2:0]
-
T4_DPLL_LOCKED_B
W[1:0]
62
CURRENT_DPLL_FREQ[7:0]
63
CURRENT_DPLL_FREQ[15:8]
64
CURRENT_DPLL_FREQ[23:16]
65
FREQ_LIM
T_PH_LOS
DPLL_FREQ_SOFT_LIMT[6:0]
66
DPLL_FREQ_HARD_LIMT[7:0]
67
DPLL_FREQ_HARD_LIMT[15:8]
68
CURRENT_PH_DATA[7:0]
69
CURRENT_PH_DATA[15:8]
6A
-
T0_APLL_BW[1:0]
-
T4_APLL_BW[1:0]
Output Configuration Registers
6D
OUT2_PATH_SEL[3:0]
OUT2_DIVIDER[3:0]
71
OUT1_PATH_SEL[3:0]
OUT1_DIVIDER[3:0]
72
---
OUT1_INV
-
Table 35: Register List and Map (Continued)
Address
(Hex)
Register Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reference
Page
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PDF描述 |
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参数描述 |
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