参数资料
| 型号： | IP-NIOS |
| 厂商： | Altera |
| 文件页数： | 151/288页 |
| 文件大小： | 0K |
| 描述： | IP NIOS II MEGACORE |
| 标准包装： | 1 |
| 类型： | 许可证 |
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6. Nios II Processor Revision History
February 2014
NII51018-13.1.0
NII51018-13.1.0
Each release of the Nios ? II Embedded Design Suite (EDS) introduces improvements
to the Nios II processor, the software development tools, or both. This chapter
catalogs the history of revisions to the Nios II processor; it does not track revisions to
development tools, such as the Nios II Software Build Tools (SBT).
Improvements to the Nios II processor might affect:
■
■
■
Features of the Nios II architecture—An example of an architecture revision is
adding instructions to support floating-point arithmetic.
Implementation of a specific Nios II core—An example of a core revision is
increasing the maximum possible size of the data cache memory for the Nios II/f
core.
Features of the JTAG debug module—An example of a JTAG debug module
revision is adding an additional trigger input to the JTAG debug module, allowing
it to halt processor execution on a new type of trigger event.
Altera implements Nios II revisions such that code written for an existing Nios II core
also works on future revisions of the same core.
Nios II Versions
The number for any version of the Nios II processor is determined by the version of
the Nios II EDS. For example, in the Nios II EDS version 8.0, all Nios II cores are also
version 8.0.
Table 6–1. Nios II Processor Revision History (Part 1 of 2)
13.1
11.0
10.1
10.0
Version
Release Date
November 2013
May 2011
December 2010
July 2010
Notes
Added ECC support for internal RAM blocks (instruction cache, MMU TLB,
■
and register file)
Added support for enhanced floating-point custom instructions
■
No changes.
No changes.
No changes.
9.1
November 2009
■
■
Added optional external interrupt controller interface.
Added optional shadow register sets.
9.0
8.1
March 2009
November 2008
No changes.
No changes.
Added an optional memory management unit (MMU).
■
8.0
May 2008
■
■
■
Added an optional memory protection unit (MPU).
Added advanced exception checking.
Added the initda instruction.
? 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off.
and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at
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reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any
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specifications before relying on any published information and before placing orders for products or services.
Nios II Processor Reference Handbook
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