参数资料
| 型号： | IP-NIOS |
| 厂商： | Altera |
| 文件页数： | 86/288页 |
| 文件大小： | 0K |
| 描述： | IP NIOS II MEGACORE |
| 标准包装： | 1 |
| 类型： | 许可证 |
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3–46
■
■
Chapter 3: Programming Model
Exception Processing
RIL —The requested interrupt level specifies the priority of the interrupt.
RNMI —The requested NMI flag specifies whether to treat the interrupt as
nonmaskable.
f For further information about the RHA, RRS, RIL and RNMI, refer to “The Nios II/f
Core” in the Nios II Core Implementation Details chapter of the Nios II Processor Reference
Handbook .
When the EIC interface presents an interrupt to the Nios II processor, the processor
uses several criteria, as follows, to determine whether to take the interrupt:
■
■
Nonmaskable interrupts —The processor takes any NMI as long as it is not
processing a previous NMI.
Maskable interrupts —The processor takes a maskable interrupt if maskable
interrupts are enabled, and if the requested interrupt level is higher than that of
the interrupt currently being processed (if any). However, if shadow register sets
are implemented, the processor takes the interrupt only if the interrupt requests a
register set different from the current register set, or if the register set interrupt
enable flag ( status.RSIE ) is set.
Table 3–36. Conditions Required to Take External Interrupt
RNMI == 1
RNMI == 0
status.NMI
status.NMI
status.PIE
status.PIE == 1
== 0
== 1
== 0
RIL <=
status.IL
RIL > status.IL
Processor Has Shadow Register Sets
RRS == status.CRS
RRS !=
status.CRS
status.RSIE status.RSIE
No Shadow
Register
Sets
== 0
== 1
Yes
No
No
No
No (1)
Yes
Yes
Yes
(1) Nested interrupts using the same register set are allowed only if system software has explicitly permitted them by setting status.RSIE . This
restriction ensures that such interrupts are taken only if the handler is coded to save the register context.
The Nios II processor supports fast nested interrupts with shadow register sets, as
described in “Shadow Register Sets” on page 3–25 . When shadow register sets are
implemented, the config.ANI field is set to 0 at reset.
Software must set config.ANI to 1 to enable fast nested interrupts. If config.ANI is set
to 1 when a maskable external interrupt occurs, status.PIE not cleared. Keeping
status.PIE set allows higher level interrupts to be taken immediate, without
requiring the interrupt handler to set status.PIE to 1.
System software can disable fast nested interrupts by setting config.ANI to 0. In this
state, the processor disables maskable interrupts when taking an exception, just as it
does without shadow register sets. An individual interrupt handler can re-enable
interrupts by setting status.PIE to 1, if desired.
Nios II Processor Reference Handbook
February 2014 Altera Corporation
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