参数资料
| 型号： | IP-NIOS |
| 厂商： | Altera |
| 文件页数： | 25/288页 |
| 文件大小： | 0K |
| 描述： | IP NIOS II MEGACORE |
| 标准包装： | 1 |
| 类型： | 许可证 |
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Chapter 2: Processor Architecture
2–9
Reset and Debug Signals
Reset and Debug Signals
The table below describes the reset and debug signals that the Nios II processor core
supports.
Table 2–4. Nios II Processor Debug and Reset Signals
Signal Name
reset
cpu_resetrequest
debugreq
reset_req
Type
Reset
Reset
Debug
Reset
Purpose
This is a global hardware reset signal that forces the processor core to reset
immediately.
This is an optional, local reset signal that causes the processor to reset without
affecting other components in the Nios II system. The processor finishes executing any
instructions in the pipeline, and then enters the reset state. This process can take
several clock cycles, so be sure to continue asserting the cpu_resetrequest signal
until the processor core asserts a cpu_resettaken signal.
The processor core asserts a cpu_resettaken signal for 1 cycle when the reset is
complete and then periodically if cpu_resetrequest remains asserted. The processor
remains in the reset state for as long as cpu_resetrequest is asserted. While the
processor is in the reset state, it periodically reads from the reset address. It discards
the result of the read, and remains in the reset state.
The processor does not respond to cpu_resetrequest when the processor is under
the control of the JTAG debug module, that is, when the processor is paused. The
processor responds to the cpu_resetrequest signal if the signal is asserted when
the JTAG debug module relinquishes control, both momentarily during each single step
as well as when you resume execution.
This is an optional signal that temporarily suspends the processor for debugging
purposes. When you assert the signal, the processor pauses in the same manner as
when a breakpoint is encountered, transfers execution to the routine located at the
break address, and asserts a debugack signal. Asserting the debugreq signal when
the processor is already paused has no effect.
This optional signal prevents the memory corruption by performing a reset handshake
before the processor resets.
f For more information on adding reset signals to the Nios II processor, refer to
“Advanced Features Tab” in the Instantiating the Nios II Processor chapter of the Nios II
Processor Reference Handbook .
For more information on the break vector and adding debug signals to the Nios II
chapter of the Nios II Processor Reference Handbook .
Exception and Interrupt Controllers
The Nios II processor includes hardware for handling exceptions, including hardware
interrupts. It also includes an optional external interrupt controller (EIC) interface.
The EIC interface enables you to speed up interrupt handling in a complex system by
adding a custom interrupt controller.
February 2014
Altera Corporation
Nios II Processor Reference Handbook
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PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
| IPO-002-VSF-LF | 制造商:PROXISTOR AB ELECTRONIC 功能描述:PROXIMITY SWITCH, PNP; Sensor Input:Inductive; Sensing Range Max:2mm; Supply Voltage DC Min:10V; Supply Voltage DC Max:30V; SVHC:No SVHC (19-Dec-2012); External Depth:10.5mm; External Length / Height:16.5mm; External Width:30mm; |
| IPOD TOUCH4-C-B | 制造商:Distributed By MCM 功能描述:Apple® iPod Black Touch 4th Gen Digitizer + Glass 制造商:Distributed By MCM 功能描述:APPLE IPOD TOUCH DIGITIZER BLACK |
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| IPP015N04N G | 功能描述:MOSFET OptiMOS 3 PWR TRANST 40V 120A RoHS:否 制造商:STMicroelectronics 晶体管极性:N-Channel 汲极/源极击穿电压:650 V 闸/源击穿电压:25 V 漏极连续电流:130 A 电阻汲极/源极 RDS（导通）:0.014 Ohms 配置:Single 最大工作温度: 安装风格:Through Hole 封装 / 箱体:Max247 封装:Tube |
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