参数资料
| 型号： | ISL62771IRTZ |
| 厂商： | Intersil |
| 文件页数： | 16/36页 |
| 文件大小： | 0K |
| 描述： | IC PWM CTRLR MULTIPHASE 40TQFN |
| 标准包装： | 60 |
| 系列： | Robust Ripple Regulator™ (R³) |
| 应用： | 控制器，AMD Fusion? SVI 2.0 CPU GPU |
| 输入电压： | 4.5 V ~ 25 V |
| 输出数： | 2 |
| 输出电压： | 0.006 V ~ 1.55 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-WFQFN 裸露焊盘 |
| 供应商设备封装： | 40-TQFN-EP（5x5） |
| 包装： | 管件 |
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ISL62771
1
2
3
4
5
6
7
8
VDD
SVC
SVD
VOTF
SVT
ENABLE
PWROK
Telemetry
Telemetry
V CORE / V CORE_NB
METAL_VID
V_SVI
PGOOD & PGOOD_NB
Interval 1 to 2: ISL62771 waits to POR.
Interval 2 to 3: SVC and SVD are externally set to pre-Metal VID code.
Interval 3 to 4: ENABLE locks pre-Metal VID code. Both outputs soft-start to this level.
Interval 4 to 5: PGOOD signal goes HIGH, indicating proper operation.
Interval 5 to 6: PGOOD and PGOOD_NB high is detected and PWROK is taken high. The ISL62771 is prepared for SVI commands.
Interval 6 to 7: SVC and SVD data lines communicate change in VID code.
Interval 7 to 8: ISL62771 responds to VID-ON-THE-FLY code change and issues a VOTF for positive VID changes.
Post 8: Telemetry is clocked out of the ISL62771.
FIGURE 11. SVI INTERFACE TIMING DIAGRAM: TYPICAL PRE-PWROK METAL VID START-UP
Start-up Timing
With the controller's VDD POR threshold exceeded and VIN voltage
present, the start-up sequence begins when ENABLE exceeds the
logic high threshold. Figure 12 shows the typical start-up timing of
Core and Northbridge VRs. The ISL62771 uses a digital soft-start
to ramp-up the DAC to the voltage programmed by the Metal VID.
PGOOD is asserted high at the end of the ramp up. Similar results
occur if ENABLE is tied to VDD, with the soft-start sequence
starting 8ms after VDD crosses the POR threshold.
VDD
Voltage Regulation and Load Line
Implementation
After the soft-start sequence, the ISL62771 regulates the output
voltages to the pre-PWROK metal VID programmed, see Table 5.
The ISL62771 controls the no-load output voltage to an accuracy
of ±0.5% over the range of 0.75V to 1.55V. A differential amplifier
allows voltage sensing for precise voltage regulation at the
microprocessor die.
R DROOP
ENABLE
SLEW RATE
MetalVID VID COMMAND
FB
+
V DROOP
-
VCC SENSE
VR LOCAL VO
8ms
VOLTAGE
I DROOP
“CATCH” RESISTOR
DAC
PGOOD
PWROK
VIN
COMP
+
E/A
-
INTERNAL TO IC
Σ
+
VDAC
DAC
X1
+
-
SVC
SVD
RTN
VSS
SVID[7:0]
VSS SENSE
FIGURE 12. TYPICAL SOFT-START WAVEFORMS
16
“CATCH” RESISTOR
FIGURE 13. DIFFERENTIAL SENSING AND LOAD LINE
IMPLEMENTATION
FN8321.2
September 12, 2013
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PDF描述 |
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