参数资料
| 型号： | ISLA214S50IR1Z |
| 厂商： | Intersil |
| 文件页数： | 17/41页 |
| 文件大小： | 0K |
| 描述： | IC ADC |
| 标准包装： | 1 |
| 系列： | * |
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ISLA214S50
24
FN7973.2
April 25, 2013
ISLA214S35 Efficient
2
CF = 0
0
CS = 0
0
C0S0[13:6] C0S0[5:0]
C0S1[11:4] C0S1[3:0]
C0S2[9:2]
C0S2[1:0]
C0S3[7:0]
F = 7
6
C0S1[13:12]
C0S2[13:10]
C0S3[13:8]
HD = 0
0
L = 2
1
C0S4[13:6] C0S4[5:0]
C0S5[11:4] C0S5[3:0]
C0S6[9:2]
C0S6[1:0]
C0S7[7:0]
M = 1
0
C0S5[13:12]
C0S6[13:10]
C0S7[13:8]
N = 14
13
N' = 14
13
S = 8
7
K >= 3
>= 2
ISLA214S35 Simple
2
CF = 0
0
CS = 0
0
C0S0[13:6] C0S0[5:0]
F = 2
1
TT
HD = 0
0
L = 2
1
C1S0[13:6] C1S0[5:0]
M = 2
1
TT
N = 14
13
N' = 16
15
S = 1
0
K >= 9
>= 8
NOTES:
17. The JESD204 parameters are shown as their actual values, with the JESD204 encoded values (i.e., the values that are programmed into the SPI
registers) in the next column over. Typically values that must always be greater than 1 are encoded as value minus 1, and so on.
18. Frame map format decoder: "CxSy[a:b]" = Converter x, Sample y, bits a through b. For example, "C0S0[13:6]" = Converter 0, Sample 0, bits 13 through
6, etc. "T" = Tail bit (information-less bit packed in the transport layer mapping to form octets).
19. The topmost lane in the graphical frame map is Lane0, followed by Lane1 and Lane 2 (for 3-lane configurations).
TABLE 5. JESD204 PARAMETERS (Continued)
PRODUCT
PACKING
MODE
NUMBER
OF
LANES
JESD204
PARAMETER ENCODED
JESD204 PARAMETERS AND FRAME MAP (Notes 17, 18, 19)
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