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参数资料
| 型号： | KMPC8555VTAPF |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 12/88页 |
| 文件大小： | 0K |
| 描述： | IC MPU POWERQUICC III 783-FCPBGA |
| 标准包装： | 1 |
| 系列： | MPC85xx |
| 处理器类型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 833MHz |
| 电压： | 1.2V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 783-BBGA，FCBGA |
| 供应商设备封装： | 783-FCPBGA（29x29） |
| 包装： | 托盘 |
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MPC8555E PowerQUICC III Integrated Communications Processor Hardware Specification, Rev. 4.2
2
Freescale Semiconductor
Overview
1Overview
The following section provides a high-level overview of the MPC8555E features. Figure 1 shows the
major functional units within the MPC8555E.
Figure 1. MPC8555E Block Diagram
1.1
Key Features
The following lists an overview of the MPC8555E feature set.
Embedded e500 Book E-compatible core
— High-performance, 32-bit Book E-enhanced core that implements the PowerPC architecture
— Dual-issue superscalar, 7-stage pipeline design
— 32-Kbyte L1 instruction cache and 32-Kbyte L1 data cache with parity protection
— Lockable L1 caches—entire cache or on a per-line basis
— Separate locking for instructions and data
— Single-precision floating-point operations
— Memory management unit especially designed for embedded applications
— Enhanced hardware and software debug support
— Dynamic power management
— Performance monitor facility
I2C Controller
Local Bus Controller
64/32b PCI Controller
0/32b PCI Controller
DMA Controller
10/100/1000 MAC
MII, GMII, TBI,
RTBI, RGMIIs
Serial
DMA
ROM
I-Memory
DPRAM
RISC
Engine
Parallel I/O
Baud Rate
Generators
Timers
FCC
SCC/USB
SMC
SPI
I2C
T
im
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-S
lo
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ssi
g
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r
S
e
ri
al
I
n
ter
fac
es
MPHY
MIIs/RMIIs
TDMs
I/Os
CPM
DDR SDRAM Controller
CPM
Controller
Interrupt
256-Kbyte
L2 Cache/
SRAM
e500 Core
32-Kbyte L1
I Cache
32-Kbyte L1
D Cache
Core Complex
e500
Coherency
Module
OCeaN
IRQs
SDRAM
DDR
GPIO
32b
Programmable
Interrupt Controller
UTOPIA
Bus
DUART
SCC
SMC
SCC
Security
Engine
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PDF描述 |
|---|---|
| IDT70V3379S4BF | IC SRAM 576KBIT 4NS 208FBGA |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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