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参数资料
型号： LPC2294JBD144,551
厂商： NXP Semiconductors
文件页数： 40/54页
文件大小： 0K
描述： IC ARM7 MCU FLASH 256K 144-LQFP
标准包装： 60
系列： LPC2200
核心处理器： ARM7
芯体尺寸： 16/32-位
速度： 60MHz
连通性： CAN，EBI/EMI，I²C，Microwire，SPI，SSI，SSP，UART/USART
外围设备： POR，PWM，WDT
输入/输出数： 112
程序存储器容量： 256KB（256K x 8）
程序存储器类型： 闪存
RAM 容量： 16K x 8
电压 - 电源 (Vcc/Vdd)： 1.65 V ~ 3.6 V
数据转换器： A/D 8x10b
振荡器型： 内部
工作温度： -40°C ~ 105°C
封装/外壳： 144-LQFP
包装： 托盘
配用： OM10091-ND - KIT DEV PHYCORE-ARM7/LPC2220
568-1757-ND - BOARD EVAL FOR LPC220X ARM MCU
其它名称： 568-1898
935275728551
LPC2294JBD144-S
LPC2292_2294
All information provided in this document is subject to legal disclaimers.
NXP B.V. 2011. All rights reserved.
Product data sheet
Rev. 8 — 8 June 2011
45 of 54
NXP Semiconductors
LPC2292/2294
16/32-bit ARM microcontrollers with external memory interface
[1]
Except on initial access, in which case the address is set up Tcy(CCLK) earlier.
[2]
Tcy(CCLK) = 1CCLK.
[3]
Latest of address valid, CS LOW, OE LOW to data valid.
[4]
Address valid to data valid.
[5]
Earliest of CS HIGH, OE HIGH, address change to data invalid.
[1]
See the LPC2119/2129/2194/2292/2294 User Manual for a description of the WSTn bits.
tBLSHDNV
BLS HIGH to data invalid
time
[2] (2
T
cy(CCLK)) 5-
(2
T
cy(CCLK))+5
ns
tCHDV
XCLK HIGH to data valid
time
--
10
ns
tCHWEL
XCLK HIGH to WE LOW
time
--
10
ns
tCHBLSL
XCLK HIGH to BLS LOW
time
--
10
ns
tCHWEH
XCLK HIGH to WE HIGH
time
--
10
ns
tCHBLSH
XCLK HIGH to BLS HIGH
time
--
10
ns
tCHDNV
XCLK HIGH to data invalid
time
--
10
ns
Table 12.
External memory interface dynamic characteristics …continued
CL =25 pF, Tamb =40 C
Symbol
Parameter
Conditions
Min
Typ Max
Unit
Table 13.
Standard read access specifications
Access cycle
Max frequency
WST[1] setting
WST
0; round up to
integer
Memory access time requirement
standard read
standard write
burst read - initial
burst read - subsequent 3
N/A
f
MAX
2WST1
+
t
RAM
20 ns
+
--------------------------------
WST1
t
RAM
20 ns
+
t
cy CCLK
--------------------------------
2
–
t
RAM
t
cy CCLK
2WST1
+
20 ns
–
f
MAX
1WST2
+
t
WRITE
5 ns
+
----------------------------------
WST2
t
WRITE
t
CYC
5
+
–
t
cy CCLK
-------------------------------------------
t
WRITE
t
cy CCLK
1WST2
+
5 ns
–
f
MAX
2WST1
+
t
INIT
20 ns
+
--------------------------------
WST1
t
INIT
20 ns
+
t
cy CCLK
--------------------------------
2
–
t
INIT
t
cy CCLK
2WST1
+
20 ns
–
f
MAX
1
t
ROM
20 ns
+
---------------------------------
t
ROM
t
cy CCLK
20 ns
–
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