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参数资料
| 型号： | LTC6945IUFD#PBF |
| 厂商： | Linear Technology |
| 文件页数： | 3/28页 |
| 文件大小： | 0K |
| 描述： | IC SYNTHESIZER INTEGER N 28QFN |
| 软件下载： | PLLWizard™ PLLWizard™, with .NET 2.0 installer |
| 标准包装： | 73 |
| 类型： | * |
| PLL： | 是 |
| 输入： | 时钟 |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 6GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.15 V ~ 5.25 V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-WFQFN 裸露焊盘 |
| 供应商设备封装： | 28-QFN（4x5） |
| 包装： | 管件 |
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LTC6945
11
6945f
OPERATION
Figure 3. Simplified PFD Schematic
Figure 4. UNLOCK and LOCK Timing
PHASE/FREQUENCY DETECTOR (PFD)
The phase/frequency detector (PFD), in conjunction with
the charge pump, produces source and sink current pulses
proportional to the phase difference between the outputs
of the R and N dividers. This action provides the necessary
feedback to phase-lock the loop, forcing a phase align-
ment at the PFD’s inputs. The PFD may be disabled with
the CPRST bit which prevents UP and DOWN pulses from
being produced. See Figure 3 for a simplified schematic
of the PFD.
The user sets the phase difference lock window time,
tLWW, for a valid LOCK condition with the LKWIN[1:0]
bits. See Table 3 for recommended settings for different
fPFD frequencies and the Applications Information section
for examples.
Table 3. LKWIN[1:0] Programming
LKWIN[1:0]
tLWW
fPFD
0
3ns
>5MHz
1
10ns
≤5MHz
2
30ns
≤1.7MHz
3
90ns
≤550kHz
The PFD phase difference must be less than tLWW for the
COUNTS number of successive counts before the lock
indicator asserts the LOCK flag. The LKCT[1:0] bits found
in register h09 are used to set COUNTS depending upon
the application. See Table 4 for LKCT[1:0] programming
and the Applications Information section for examples.
Table 4. LKCT[1:0] Programming
LKCT[1:0]
COUNTS
032
1
128
2
512
3
2048
When the PFD phase difference is greater than tLWW, the
lock indicator immediately asserts the UNLOCK status
flag and clears the LOCK flag, indicating an out-of-lock
condition. The UNLOCK flag is immediately de-asserted
when the phase difference is less than tLWW. See Figure 4
for more details.
DQ
RST
N DIV
DQ
RST
CPRST
UP
DOWN
6945 F03
DELAY
R DIV
LOCK INDICATOR
The lock indicator uses internal signals from the PFD to
measure phase coincidence between the R and N divider
output signals. It is enabled by setting the LKEN bit in
the serial port register h07, and produces both LOCK and
UNLOCK status flags, available through both the STAT
output and serial port register h00.
+tLWW
–tLWW
UNLOCK FLAG
LOCK FLAG
t = COUNTS/fPFD
6945 F04
0
PHASE
DIFFERENCE
AT PFD
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