- 您现在的位置：买卖IC网 > PDF目录4395 > M1A3PE1500-FGG676I (Microsemi SoC)IC FPGA 1KB FLASH 1.5M 676-FBGA PDF资料下载
参数资料
| 型号： | M1A3PE1500-FGG676I |
| 厂商： | Microsemi SoC |
| 文件页数： | 137/162页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1KB FLASH 1.5M 676-FBGA |
| 标准包装： | 40 |
| 系列： | ProASIC3E |
| RAM 位总计： | 276480 |
| 输入/输出数： | 444 |
| 门数： | 1500000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 676-BGA |
| 供应商设备封装： | 676-FBGA（27x27） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页当前第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页
ProASIC3E DC and Switching Characteristics
2-62
Revision 13
Timing Characteristics
Figure 2-33 Output DDR Timing Diagram
11
6
1
7
2
8
3
910
45
28
3
9
tDDROREMCLR
tDDROHD1
tDDROREMCLR
tDDROHD2
tDDROSUD2
tDDROCLKQ
tDDRORECCLR
CLK
Data_R
Data_F
CLR
Out
tDDROCLR2Q
710
4
Table 2-92 Output DDR Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std.
Units
tDDROCLKQ
Clock-to-Out of DDR for Output DDR
0.70
0.80
0.94
ns
tDDROSUD1
Data_F Data Setup for Output DDR
0.38
0.43
0.51
ns
tDDROSUD2
Data_R Data Setup for Output DDR
0.38
0.43
0.51
ns
tDDROHD1
Data_F Data Hold for Output DDR
0.00
ns
tDDROHD2
Data_R Data Hold for Output DDR
0.00
ns
tDDROCLR2Q
Asynchronous Clear-to-Out for Output DDR
0.80
0.91
1.07
ns
tDDROREMCLR
Asynchronous Clear Removal Time for Output DDR
0.00
ns
tDDRORECCLR
Asynchronous Clear Recovery Time for Output DDR
0.22
0.25
0.30
ns
tDDROWCLR1
Asynchronous Clear Minimum Pulse Width for Output DDR
0.22
0.25
0.30
ns
tDDROCKMPWH
Clock Minimum Pulse Width High for the Output DDR
0.36
0.41
0.48
ns
tDDROCKMPWL
Clock Minimum Pulse Width Low for the Output DDR
0.32
0.37
0.43
ns
FDDOMAX
Maximum Frequency for the Output DDR
1404 1232 1048
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating values.
相关PDF资料 |
PDF描述 |
|---|---|
| 93LC76B-I/SN | IC EEPROM 8KBIT 2MHZ 8SOIC |
| EP2S15F484C4 | IC STRATIX II FPGA 15K 484-FBGA |
| 24AA32A-I/P | IC EEPROM 32KBIT 400KHZ 8DIP |
| EPF10K40RC208-3 | IC FLEX 10K FPGA 40K 208-RQFP |
| AFS1500-1FG484 | IC FPGA 8MB FLASH 1.5M 484-FBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| M1A3PE1500-FGG896 | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs |
| M1A3PE1500-FGG896ES | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs |
| M1A3PE1500-FGG896I | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs |
| M1A3PE1500-FGG896PP | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs |
| M1A3PE1500-FPQ208 | 制造商:Microsemi Corporation 功能描述:FPGA PROASIC3E 1.5M GATES 193MHZ 130NM 1.5V 208PQFP - Trays |
发布紧急采购，3分钟左右您将得到回复。