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参数资料
| 型号： | MAX17480GTL+T |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 6/48页 |
| 文件大小： | 0K |
| 描述： | IC CTRLR SERIAL VID 40-TQFN |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 2,500 |
| 应用： | 处理器 |
| 电流 - 电源： | 5mA |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-WFQFN 裸露焊盘 |
| 供应商设备封装： | 40-TQFN-EP（5x5） |
| 包装： | 带卷 (TR) |
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AMD 2-/3-Output Mobile Serial
VID Controller
ELECTRICAL CHARACTERISTICS (continued)
(Circuit of Figure 2, V IN = 12V, V CC = V DD = V IN3 = SHDN = PGD_IN = 5V, V DDIO = 1.8V, OPTION = GNDS_ = AGND = PGND,
FBDC_ = FBAC_ = OUT3 = CSP_ = CSN_ = 1.2V, all DAC codes set to the 1.2V code, T A = 0°C to +85°C , unless otherwise noted.
Typical values are at T A = +25 ° C.)
PARAMETER
DH_ Gate-Driver Source/Sink
Current
DL_ Gate-Driver Source Current
SYMBOL
I DH _
I DL _
CONDITIONS
DH_ forced to 2.5V, BST_ - LX_ forced to 5V
DL_ forced to 2.5V
MIN
TYP
2.2
2.7
MAX
UNITS
A
A
DL_ Gate-Driver Sink Current
I DL _ (SINK) DL_ forced to 2.5V
8
A
Dead Time
t DH _ DL
t DL _ DH
DH_ low to DL_ high
DL_ low to DH_ high
9
9
20
20
35
35
ns
Internal BST1, BST2 Switch R ON
Internal BST3 Switch R ON
BST1, BST2 to V DD , I BST1 = I BST2 = 10mA
BST3 to V DD , I BST3 = 10mA
10
10
20
20
2-WIRE I 2 C BUS LOGIC INTERFACE
SVI Logic-Input Current
SVI Logic-Input Threshold
SVC, SVD, T A = +25°C
SVC, SVD, rising edge, hysteresis 0.14 x
V DDIO (V)
-1
0.3 x
V DDIO
+1
0.7 x
V DDIO
μA
V
SVC Clock Frequency
START Condition Hold Time
Repeated START Condition
Setup Time
STOP Condition Setup Time
f SVC
t HD;STA
t SU;STA
t SU;STO
160
160
160
3.4
MHz
ns
ns
ns
A master device must internally provide a
hold time of at least 300ns for the SVD
Data Hold
t HD;DAT
signal (referred to the V IHMIN of SVC signal)
70
ns
to bridge the undefined region of SVC’s
falling edge
Data Setup Time
SVC Low Period
t SU;DAT
t LOW
10
160
ns
ns
SVC High Period
SVC/SVD Rise and Fall Time
Pulse Width of Spike Suppression
t HIGH
t R , t F
Measured from 10% to 90% of V DDIO
Input filters on SVD and SVC suppress
noise spike less than 50ns
60
20
40
ns
ns
ns
INPUTS AND OUTPUTS
Logic-Input Current
Logic-Input Levels
SHDN , PGD_IN, T A = +25°C
ILIM3, OPTION, T A = +25°C
SHDN , rising edge, hysteresis = 225mV
-1
-200
0.8
+1
+200
2.0
μA
nA
V
High, OPTION, ILIM3
V CC -
0.4
Input Logic Levels
3.3V, OPTION
2V, OPTION
2.75
1.65
3.85
2.35
V
Low, OPTION, ILIM3
0.4
PGD_IN Logic-Input Threshold
PGD_IN, rising edge, hysteresis = 65mV
0.3 x
V DDIO
0.7 x
V DDIO
V
6
_______________________________________________________________________________________
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PDF描述 |
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参数描述 |
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