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参数资料
| 型号： | MB90F523PFV-G |
| 厂商： | FUJITSU LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 16 MHz, MICROCONTROLLER, PQFP120 |
| 封装： | PLASTIC, QFP-120 |
| 文件页数： | 100/127页 |
| 文件大小： | 2636K |
| 代理商： | MB90F523PFV-G |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页当前第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页
MB90520 Series
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18. Address Match Detection Function
When the address is equal to a value set in the address detection register, the instruction code loaded into the
CPU is replaced forcibly with the INT9 instruction code (01H). As a result, when the CPU executes a set
instruction, the INT9 instruction is executed. Processing by the INT#9 interrupt routine allows the program
patching function to be implemented.
Two address detection registers are supported. An interrupt enable bit and flag are prepared for each register.
If the value set in the address detection register matches an address and if the interrupt enable bit is set at “1”,
the interrupt flag is set at “1” and the instruction code loaded into the CPU is replaced forcibly with the INT9
instruction code. The interrupt flag is cleared to “0” by writing 0 by an instruction.
(1) Register Configuration
Program address detection register 0 to 2 (PADR0)
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
Initial value
XXXXXXXX B
R/W : Readable and writable
— : Unused
X : Indeterminate
RESV : Reserved bit
Address
PADR0 (Low order address) : 001FF0H
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
Initial value
XXXXXXXX B
Address
PADR0 (Middle order address) : 001FF1H
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
Initial value
XXXXXXXX B
Address
PADR0 (High order address) : 001FF2H
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
Initial value
XXXXXXXX B
Address
PADR1 (Low order address) : 001FF3H
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
Initial value
XXXXXXXX B
Address
PADR1 (Middle order address) : 001FF4H
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
Initial value
XXXXXXXX B
Address
PADR1 (High order address) : 001FF5H
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
Initial value
00 00 00 00 B
Address
00009EH
——
R/W
Program address detection register 3 to 5 (PADR1)
Program address detection control status register (PACSR)
RESV
AD1E
AD1D
AD0E
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