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参数资料
| 型号： | MC56F8002VWL |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 61/106页 |
| 文件大小： | 0K |
| 描述： | DSC 12K FLASH 32MHZ 28-SOIC |
| 标准包装： | 26 |
| 系列： | 56F8xxx |
| 核心处理器： | 56800E |
| 芯体尺寸： | 16-位 |
| 速度： | 32MHz |
| 连通性： | I²C，LIN，SCI，SPI |
| 外围设备： | LVD，POR，PWM，WDT |
| 输入/输出数： | 23 |
| 程序存储器容量： | 12KB（6K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1K x 16 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 3.6 V |
| 数据转换器： | A/D 15x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 28-SOIC（0.295"，7.50mm 宽） |
| 包装： | 管件 |
| 产品目录页面： | 734 (CN2011-ZH PDF) |
| 配用： | APMOTOR56F8000E-ND - KIT DEMO MOTOR CTRL SYSTEM |
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MC56F8006/MC56F8002 Digital Signal Controller, Rev. 4
Specifications
Freescale Semiconductor
58
Tri-stated, when a bus or signal is placed in a high impedance state
Data Valid state, when a signal level has reached VOL or VOH
Data Invalid state, when a signal level is in transition between VOL and VOH
Figure 26. Signal States
8.13.1
Serial Peripheral Interface (SPI) Timing
Table 29. SPI Timing1
Characteristic
Symbol
Min
Max
Unit
See Figure
Cycle time
Master
Slave
tC
125
62.5
—
ns
Enable lead time
Master
Slave
tELD
—
31
—
ns
Enable lag time
Master
Slave
tELG
—
125
—
ns
Clock (SCK) high time
Master
Slave
tCH
50
31
—
ns
Clock (SCK) low time
Master
Slave
tCL
50
31
—
ns
Data set-up time required for inputs
Master
Slave
tDS
20
0
—
ns
Data hold time required for inputs
Master
Slave
tDH
0
2
—
ns
Access time (time to data active from high-impedance
state)
Slave
tA
4.8
15
ns
Disable time (hold time to high-impedance state)
Slave
tD
3.7
15.2
ns
Data Invalid State
Data1
Data3 Valid
Data2
Data3
Data1 Valid
Data Active
Data2 Valid
Data
Three-stated
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