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参数资料
| 型号： | MC56F8033VLC |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP32 |
| 封装： | ROHS COMPLIANT, PLASTIC, LQFP-32 |
| 文件页数： | 145/157页 |
| 文件大小： | 2117K |
| 代理商： | MC56F8033VLC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页当前第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页
56F8033/56F8023 Data Sheet, Rev. 6
88
Freescale Semiconductor
6.3.10.4
Quad Timer A, Channel 3 Clock Enable (TA3)—Bit 3
0 = The clock is not provided to the Timer A3 module (the Timer A3 module is disabled)
1 = The clock is enabled to the Timer A3 module
6.3.10.5
Quad Timer A, Channel 2 Clock Enable (TA2)—Bit 2
0 = The clock is not provided to the Timer A2 module (the Timer A2 module is disabled)
1 = The clock is enabled to the Timer A2 module
6.3.10.6
Quad Timer A, Channel 1 Clock Enable (TA1)—Bit 1
0 = The clock is not provided to the Timer A1 module (the Timer A1 module is disabled)
1 = The clock is enabled to the Timer A1 module
6.3.10.7
Quad Timer A, Channel 0 Clock Enable (TA0)—Bit 0
0 = The clock is not provided to the Timer A0 module (the Timer A0 module is disabled)
1 = The clock is enabled to the Timer A0 module
6.3.11
Stop Disable Register 0 (SD0)
By default, peripheral clocks are disabled during Stop mode in order to maximize power savings. This
register will allow an individual peripheral to operate in Stop mode. Since asserting an interrupt causes the
system to return to Run mode, this feature is provided so that selected peripherals can be left operating in
Stop mode for the purpose of generating a wake-up interrupt.
For power-conscious applications, it is recommended that only a minimum set of peripherals be
configured to remain operational during Stop mode.
Peripherals should be put in a non-operating (disabled) configuration prior to entering Stop mode unless
their corresponding Stop Disable control is set to 1. Refer to the 56F802X and 56F803X Peripheral
Reference Manual for further details. Reads and writes cannot be made to a module that has its clock
disabled.
Figure 6-12 Stop Disable Register 0 (SD0)
6.3.11.1
Comparator B Clock Stop Disable (CMPB_SD)—Bit 15
0 = The clock is disabled during Stop mode
1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE0
register
Base + $E
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
CMPB_
SD
CMPA_
SD
DAC1
_SD
DAC0_
SD
0
ADC_
SD
0
I2C_
SD
0
QSCI0_
SD
0
QSPI0_
SD
0
PWM_
SD
Write
RESET
0
00
0
00
0
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