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参数资料
| 型号： | MC56F8036VLF |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 152/164页 |
| 文件大小： | 0K |
| 描述： | IC DGTL SGNL CTLR 16BIT 48-LQFP |
| 标准包装： | 1,250 |
| 系列： | 56F8xxx |
| 核心处理器： | 56800E |
| 芯体尺寸： | 16-位 |
| 速度： | 32MHz |
| 连通性： | CAN，I²C，SCI，SPI |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 39 |
| 程序存储器容量： | 64KB（32K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 4K x 16 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 10x12b; D/A 2x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 48-LQFP |
| 包装： | 托盘 |
| 产品目录页面： | 734 (CN2011-ZH PDF) |
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56F8036 Data Sheet, Rev. 6
88
Freescale Semiconductor
6.3.8.2
Quad Timer A Clock Rate (TMRA_CR)—Bit 14
This bit selects the clock speed for the Quad Timer A module.
0 = Quad Timer A clock rate equals the system clock rate, to a maximum 32MHz (default)
1 = Quad Timer A clock rate equals 3X system clock rate, to a maximum 96MHz
6.3.8.3
Pulse Width Modulator Clock Rate (PWM_CR)—Bit 13
This bit selects the clock speed for the PWM module.
0 = PWM module clock rate equals the system clock rate, to a maximum 32MHz (default)
1 = PWM module clock rate equals 3X system clock rate, to a maximum 96MHz
6.3.8.4
Inter-Integrated Circuit Run Clock Rate (I2C_CR)—Bit 12
This bit selects the clock speed for the I2C run clock.
0 = I2C module run clock rate equals the system clock rate, to a maximum 32MHz (default)
1 = I2C module run clock rate equals 3X system clock rate, to a maximum 96MHz
6.3.8.5
Reserved—Bits 11–0
This bit field is reserved. Each bit must be set to 0.
6.3.9
Peripheral Clock Enable Register 0 (SIM_PCE0)
The Peripheral Clock Enable register enables or disables clocks to the peripherals as a power savings
feature. Significant power savings are achieved by enabling only the peripheral clocks that are in use.
When a peripheral’s clock is disabled, that peripheral is in Stop mode. Accesses made to a module that has
its clock disabled will have no effect. The corresponding peripheral should itself be disabled while its clock
is shut off. IPBus writes are not possible.
Setting the PCE bit does not guarantee that the peripheral’s clock is running. Enabled peripheral clocks
will still become disabled in Stop mode, unless the peripheral’s Stop Disable control in the SDn register
is set to 1.
Note:
The MSCAN module supports extended power management capabilities, including Sleep,
Stop-in-Wait, and Disable modes. MSCAN clocks are selected by MSCAN control registers. Refer to
the 56F802X and 56F803XPeripheral Reference Manual for details.
Figure 6-10 Peripheral Clock Enable Register 0 (SIM_PCE0)
6.3.9.1
Comparator B Clock Enable (CMPB)—Bit 15
0 = The clock is not provided to the Comparator B module (the Comparator B module is disabled)
1 = The clock is enabled to the Comparator B module
Base + $C
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
CMPB
CMPA
DAC1
DAC0
0
ADC
0
I2C
0
QSCI0
0
QSPI0
0
PWM
Write
RESET
0
00
0
00
0
相关PDF资料 |
PDF描述 |
|---|---|
| MC56F8037VLH | IC DSP 16BIT DUAL 64-LQFP |
| MC56F8135VFGE | IC DIGITAL SIGNAL CTLR 128-LQFP |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| MC56F8036VLF | 制造商:Freescale Semiconductor 功能描述:IC DSC 64KB 32MHZ 3.6V LQFP-48 |
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