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参数资料
| 型号： | MC56F8036VLF |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 155/164页 |
| 文件大小： | 0K |
| 描述： | IC DGTL SGNL CTLR 16BIT 48-LQFP |
| 标准包装： | 1,250 |
| 系列： | 56F8xxx |
| 核心处理器： | 56800E |
| 芯体尺寸： | 16-位 |
| 速度： | 32MHz |
| 连通性： | CAN，I²C，SCI，SPI |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 39 |
| 程序存储器容量： | 64KB（32K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 4K x 16 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 10x12b; D/A 2x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 48-LQFP |
| 包装： | 托盘 |
| 产品目录页面： | 734 (CN2011-ZH PDF) |
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56F8036 Data Sheet, Rev. 6
90
Freescale Semiconductor
6.3.9.14
PWM Clock Enable (PWM)—Bit 0
0 = The clock is not provided to the PWM module (the PWM module is disabled)
1 = The clock is enabled to the PWM module
6.3.10
Peripheral Clock Enable Register 1 (SIM_PCE1)
See Section 6.3.9 for general information about Peripheral Clock Enable registers.
Figure 6-11 Peripheral Clock Enable Register 1 (SIM_PCE1)
6.3.10.1
Reserved—Bit 15
This bit field is reserved. It must be set to 0.
6.3.10.2
Programmable Interval Timer 2 Clock Enable (PIT2)—Bit 14
0 = The clock is not provided to the PIT2 module (the PIT2 module is disabled)
1 = The clock is enabled to the PIT2 module
6.3.10.3
Programmable Interval Timer 1 Clock Enable (PIT1)—Bit 13
0 = The clock is not provided to the PIT1 module (the PIT1 module is disabled)
1 = The clock is enabled to the PIT1 module
6.3.10.4
Programmable Interval Timer 0 Clock Enable (PIT0)—Bit 12
0 = The clock is not provided to the PIT0 module (the PIT0 module is disabled)
1 = The clock is enabled to the PIT0 module
6.3.10.5
Reserved—Bits 11–4
This bit field is reserved. Each bit must be set to 0.
6.3.10.6
Quad Timer A, Channel 3 Clock Enable (TA3)—Bit 3
0 = The clock is not provided to the Timer A3 module (the Timer A3 module is disabled)
1 = The clock is enabled to the Timer A3 module
6.3.10.7
Quad Timer A, Channel 2 Clock Enable (TA2)—Bit 2
0 = The clock is not provided to the Timer A2 module (the Timer A2 module is disabled)
1 = The clock is enabled to the Timer A2 module
6.3.10.8
Quad Timer A, Channel 1 Clock Enable (TA1)—Bit 1
0 = The clock is not provided to the Timer A1 module (the Timer A1 module is disabled)
1 = The clock is enabled to the Timer A1 module
Base + $D
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
0
PIT2
PIT1
PIT0
0
TA3
TA2
TA1
TA0
Write
RESET
0
00
0
000
0
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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